RESUMEN LCEL. Sistema de difusión selectiva con cifrado

Transcripción

1 ESUMEN El principal bjetiv de esta práctica es diseñar y cnstruir un sistema de enví de audi desde un emisr a una serie de receptres, implementads en un sl, cn la capacidad de elegir el receptr y de enviar la señal de audi cifrada n. Para ell el sistema estará dividid en ds grandes móduls, emisr y receptr, y cada un de ests ds en subblques que a su vez pueden catalgarse en digitales y analógics. A la hra de trabajar l más cómd será abrdar cada subblque pr separad, diseñándls y prbándls de manera independiente. Primer cmenzarems pr la parte digital, cntinuand pr la analógica, y reservand para el final la unión de ambas. La cnstrucción inicial del diseñ se realizará sbre placas de inserción, utilizand siempre que sea psible integrads que ahrren espaci y cmplejidad al circuit. Una vez depurad el mism vlverems a cnstruirl, esta vez cn un mntaje wirewrapping para minimizar el espaci y btener mayr rbustez y fiabilidad. Memria final Página de 60

2 INTODUCCIÓN Cm ya hems cmentad, la función principal de nuestr diseñ será el enví de mensajes de audi desde un centr emisr a una serie de receptres, cada un cn un códig distint. Desde el emisr elegirems sbre qué receptr querems actuar (para simplificar el diseñ supndrems un únic receptr en el que pdrems variar el códig de su dirección para que cincida n cn la elegida en el emisr). Además, desde el centr emisr también pdrems escger si querems enviar la señal cifrada n. El cifrad l realizarems mediante la inversión espectral en frecuencia, que lgra una señal cn el mism anch de banda que la riginal, per invertida en frecuencia. Es un métd bastante sencill, cm más adelante verems. A su vez, desde este centr emisr decidirems si querems transmitir la señal (abrir el canal de cmunicación cn el receptr) n. El canal de cmunicación entre ambs será un cable físic. También hems cmentad que para facilitar la tarea del diseñ, trabajarems cn blques que prbarems pr separad para finalmente integrarls (véase ilustración). Memria final Página de 60

3 Arquitectura del sistema emisr: La arquitectura del emisr se muestra en la figura que sigue: Describirems cada parte, que detallarems a l larg de esta memria. - Para resumir l dich hasta ahra, desde el sistema emisr el perari puede decidir el códig del receptr que desea que reciba la señal, si la quiere enviar cifrada n y cuánd quiere abrir el canal para transmitir. Td ell l realizará desde la unidad de entrada. - Para bservar la selección realizada, tendrems la unidad de visualización, que recgerá mediante un display la dirección del receptr, y mediante ds leds la pción de cifrad y la de apertura del canal. - Para transmitir la secuencia de bits cn esta infrmación, un transmisr digital prcede a recger ls misms en pararel para enviarls en frmat serie a través de un cable al receptr. - La señal de audi la intrducirems en el sistema analógic, que cmienza en un adaptadr de señal. Éste se encarga de adaptar niveles de impedancia y tensión de la señal de audi a uns admisibles para el rest del circuit. - Un cifradr de audi tmará la señal riginal y la invertirá en frecuencia, para que pueda ser ininteligible para un miembr n autrizad que quiera escuchar. Además deberán filtrarse las señales de manera adecuada. Memria final Página 3 de 60

4 - Para salir al canal, la señal de nuev deberá adaptar sus niveles de tensión mediante el adaptadr a la línea de salida. Arquitectura del sistema receptr: La arquitectura del receptr se basa en ls móduls que aparecen en la figura: Describiéndl de manera cncisa: - A través de la línea de dats, la secuencia de bits llega al receptr digital, que se encarga de transfrmar ls bits en serie a la entrada en salidas en paralel. - Mediante el selectr de dispsitiv escgems el códig del receptr, que se cmparará cn el de llegada en el cntrladr de selección. - La señal de audi llegará pr tr canal. En primer lugar debería pasar pr un nuev adaptadr de señal, per pdrá eliminarse finalmente prque se transmite cn valres adecuads desde el emisr. - El descifradr de audi llevará a cab la demdulación de la señal. También deberems clcar filtrs que adecúen la señal. - Un nuev módul, esta vez el selectr de cifrad de la señal, deberá decidir si la señal que se debe escucharse es la señal cifrada la riginal. - Pr últim necesitarems una etapa de ptencia para adaptar ls niveles a la entrada de uns auriculares, que será l que utilizarems para ír la señal. Parte del cnjunt, a su vez, estará sincrnizad pr ds reljes, un para la parte digital y tr para la mdulación analógica. Memria final Página 4 de 60

5 Opcinalmente se ns prpusiern algunas mejras que al ser implementadas prducirán una serie de mdificacines y de móduls añadids, que se explicarán cn más detenimient en el crrespndiente apartad. Esta memria recge tda la labr de diseñ y mntaje del sistema prpuest, así cm las simplificacines, prblemas y resultads btenids una vez cnstruid el mism. Memria final Página 5 de 60

6 EXPEIMENTOS PEVIOS: CAACTEIZACIÓN CAACTEIZACIÓN DIGITAL: FAMILIA LÓGICA 74HCXXXX. Para realizar la caracterización de la familia lógica 74HCXXXX escgerems el integrad 74HC04, que cnsta de 6 puertas inversras y entre las que elegirems una para nuestr estudi. Una vez alimentada la pastilla cn +5V y GND, intrducirems una señal triangular a la entrada de una las puertas. Cn el canal X del scilscpi medirems ésta, y cn el canal Y la salida del inversr. Utilizand el md XY del scilscpi btendrems una curva de transferencia cm la que aparece en la hja de resultads que se adjunta al final de este apartad. Pdems bservar que el flanc de bajada n es ideal, sin que hay una zna dnde ls valres n están bien definids. Ls niveles de tensión teórics que aparecen en la hja de características sn muy parecids a ls medids en el labratri, cm verems en la siguiente tabla: Valr teóric (V cc 4.5V) Valr experimental Nivel alt mínim de tensión a la entrada V IH 3.5 V 3 V Nivel baj máxim de tensión a la entrada V IL.35 V.8 V Nivel alt mínim de tensión a la salida V OH 4.4 V 5 V Nivel baj máxim de tensión a la salida V OL 0. V 0 V Para medir el tiemp de retard utilizarems, tal y cm se ns indica, una nda cuadrada cn ls niveles adecuads de amplitud. N ns fue psible finalmente medirl de manera experimental en el labratri pr n pder encntrar una reslución adecuada del scilscpi; igualmente ns currió cn el tiemp de subida. Así pues, ns guiarems pr ls valres teórics de la hja de características: Tiemp de retard nsg Tiemp de subida 8 nsg Memria final Página 6 de 60

7 CAACTEIZACIÓN ANALÓGICA: AMPLIFICADO OPEACIONAL LM34. Medida del slew rate El slew rate es un factr limitante de la frecuencia máxima utilizable sin que se prduzca distrsión. Se define cm la máxima variación de señal de salida pr unidad de tiemp. MEDIDA DEL SLEW ATE La medida de éste l harems implementand un seguidr de tensión basad en un peracinal LM34 tal y cm indica la figura. Intrduciend una señal cuadrada a la entrada, y variand amplitud y frecuencia, pdrems bservar ls efects del slew rate. En la hja de características del amplificadr peracinal elegid aparece cn una amplitud de entrada de,5 Vpp cm slew rate 0,5V/µsg, muy parecid a ls valres cnseguids experimentalmente a distintas frecuencias, tal y cm aparece en la tabla de la hja de resultads. Efect de la realimentación sbre la ganancia y el anch de banda De nuev trabajarems cn el amplificadr peracinal LM34. Ns dan un esquema del amplificadr n inversr cn ls valres de resistencias kω, Memria final Página 7 de 60

8 0kΩ, 4 00kΩ y C 0nF, y se ns pide que calculems ls valres de 3 y C. En las entradas del amplificadr peracinal, al ser un element n ideal, existen unas pequeñas crrientes cntínuas que entran salen de él, y que n sn deseables. Sn las crrientes de plarización I bias,. La resistencia 3 tiene cm fin cmpensarlas. Para calcular 3 debems bservar el circuit en cntínua. Ls cndensadres quedan cm circuits abierts, cn l que: V + 4 Observams que en la hja de características de nuestr amplificadr aparece una crriente I bias de valr típic 45 na, pr l que V + 4,5 mv. Para que se cumpla V G*(V + - V - ) 0 V + V -, pr l tant, cm: I bias V I bias * ( 3 + ( )) Tendrems que: 3 80 kω. El cndensadr C tiene cm función cnseguir que la resistencia 3 quede l más parecida psible a un crtcircuit, para ell se pne en paralel a ésta, para lgrar una impedancia cnjunta que sea pequeña. Cuant mayr sea este cndensadr, menr será la impedancia. Hems estimad que cn un cndensadr de C 00nF, tal y cm recmiendan en el libr Aspects práctics de diseñ y medida en labratris de electrónica será suficiente. Psterirmente se ns pide que calculems las frecuencias de crte inferir y superir esperadas del circuit, dibujems el diagrama de Bde y cmparems cn las medidas realizadas experimentalmente. J.Ferreirs, J.Macías Guarasa y trs. Aspects práctics de diseñ y medida en el labratri de electrónica. Servici de Publicacines ETSIT: 00. Pág 9. Memria final Página 8 de 60

9 a) frecuencia de crte superir Para calcular la frecuencia de crte superir necesitams cncer el valr del pl de cmpensación, que una vez realimentad el circuit se verá multiplicad pr el factr (+ A vf *β), bteniend de esta manera la frecuencia de crte superir. Según la hja de características del LM34, la ganancia a frecuencias medias es A vm 00dB y el prduct anch de banda pr ganancia unidad es BW*A v MHz. Cn ell btenems un pl de cmpensación: MHz pl de cmpensación A vm 0Hz Para frecuencias medias nuestr circuit tiene el siguiente aspect: Su realimentación es tensión-serie (siend tensión la señal de muestre y serie la asciación a la entrada). Cn ell calculams ls siguientes parámetrs: β v i v 0 * + 0kΩ v i i kω Memria final Página 9 de 60

10 Siend el circuit resultante: in es de valr muy alt, pr l que l aprximarems a un circuit abiert. según la hja de características del A0 tiene un valr cercan a 00Ω. eslviend el circuit que resulta, btendrems: A A z vf v i 0 i A A vao v * * * Lueg resultará una frecuencia de crte superir: f cs f p ( + Avf * β ) 90kHz b) frecuencia de crte inferir Para calcular la frecuencia de crte inferir debems hallar el circuit equivalente para frecuencias bajas, que tiene la siguiente frma: 5 Memria final Página 0 de 60

11 Mediante el métd de las cnstantes de tiemp en crtcircuit, btenems: c 4 τ C * c f ci * 59Hz * π τ * π Pr td el desarrll anterir hems calculad de manera teórica ls valres: f cs 90 KHz f ci 59 Hz El diagrama de Bde que recge ests valres es el que aparece en la hja de resultads. Memria final Página de 60

12 MEJOAS Las mejras vluntarias acmetidas para esta práctica han sid: - Us de un teclad sbre el que se implementa tda la unidad de entrada - Autmatización del prces de apertura y cierre del canal - Implementación de una dirección de difusión - Detección de palabras en línea y paridad Generación y detección de paridad Autómata de cntrl de recepción de palabras - Mntaje mediante técnica wire-wrapping 5. Us de teclad Frente al gran númer de interruptres y el pulsadr prpuests en la práctica básica, nstrs hems decidid utilizar un únic teclad, que integra tdas las funcinalidades de ests elements freciend, desde nuestr punt de vista una mejr peratividad y un acabad más parecid al que cabría encntrarse en un sistema cmercial. Así, las teclas numéricas del teclad utilizad sirven para seleccinar de manera inmediata el receptr sbre el que se desea actuar, sin necesidad de tener que manejar micrinterruptres. La tecla crrespndiente al asterisc (*) actúa igualmente a md de micrinterruptr, encendiend y apagand la pción de cifrad. La tecla almhadilla (#) actúa cm pulsadr y, al haber implementad la mejra de autmatización en el prces de apertura y cierre del canal, sirve también para cnmutar entre canal abiert y canal cerrad, pr l que viene a sustituir al micrinterruptr encargad de este cmetid en la práctica básica. Ls detalles técnics referentes a la implementación de tds ests aspects se describen en el apartad.. de la sección Diseñ práctic, referente a la unidad de entrada). Memria final Página de 60

13 5. Autmatización del prces de apertura y cierre del canal La realización de esta mejra hace que, en nuestr sistema, en lugar de seleccinar la apertura cierre de canal mediante un micrinterruptr, el usuari cnmute autmáticamente entre canal abiert y canal cerrad cada vez que actúa sbre el pulsadr de transmisión (#). Para ell, hems utilizad un biestable tip T, tal y cm se prpnía en el enunciad de la práctica. En realidad, nstrs hems cnsiderad que la unidad de entrada sirve para seleccinar las pcines de transmisión deseadas y que el pulsadr de transmisión sirve para cnfirmarlas y enviar la rden al receptr. Pr esa razón, cuand el bit de canal del receptr esté a nivel alt, n quiere decirse que el bit de canal del receptr también l esté, es decir, n quiere decirse que el canal esté de hech abiert, sin que al enviar la rden pulsand la tecla de transmisión, el canal del receptr seleccinad se abrirá. Este hech, unid a la autmatización del prces de apertura y cierre del canal, hará que ls leds de canal del emisr y el receptr nunca deban estar encendids apagads simultáneamente (dejand a un lad estads iniciales inmediatamente psterires al encendid, así cm psibles falls esprádics en el circuit de captura y retención del teclad), ya que en realidad el led de canal del receptr ns va a indicar la situación del canal en ese instante (estad actual) y el del emisr ns va a indicar la nueva rden que nstrs deseams enviar (cm querems que sea el siguiente estad), rden que n entrará en vigr hasta que se accine el pulsadr de transmisión. 5.3 Implementación de una dirección de difusión Esta mejra cnsiste simplemente en utilizar un cmparadr más para hacer que cuand se seleccine el númer 7 en el emisr actúems simultáneamente sbre tds ls receptres. Ls detalles técnics de su implementación se discuten en la sección en el apartad. de la sección diseñ práctic. Memria final Página 3 de 60

14 5.3 Detección de palabras en línea y paridad El planteamient básic de esta dble mejra se describe a la perfección en el enunciad de la práctica, pr l que n l repetirems aquí. Generación y cmprbación de paridad La primera parte de la mejra, crrespnde a la intrducción de un bit de paridad para añadir prtección frente a errres. La idea fundamental es cnseguir que el númer de uns presentes entre ls bits de códig, cifrad y en el prpi bit de paridad sea siempre impar. Para ell, utilizarems ds generadres de paridad 74HC80, un en el emisr y tr en el receptr, cnectándls al rest del subsistema digital tal y cm se describe a en ls apartads referentes al subsistema digital de la sección Diseñ práctic. Autómata de detección de palabras Sin lugar a dudas, el diseñ e implementación del autómata de detección de palabras cnstituye, tras el us de la técnica wire-wrapping, la mejra de mayr cmplejidad de entre tdas las acmetidas. La idea general pasa pr cnstruir una máquina de estads que examine ls dats que llegan pr la línea de transmisión prcedentes del emisr y que dé su vist buen cuand la palabra recibida cumpla cn las especificacines deseadas. En nuestr cas, est se traduce a que el autómata se encuentre en reps mientras la línea de transmisión se encuentre en estad alt. En el mment en que se detecta un cer, que puede crrespnder al bit de arranque, el autómata debe esperar un interval de 7 bits y bservar el valr del bit situad siete psicines pr detrás de ese hiptétic bit de arranque. Si dich bit está a nivel alt, es decir, cincide cn el valr esperad para el bit de parada bit de stp, el autómata pndrá un nivel alt en su salida de validación ( validación autómata ) que se intrducirá a través de una puerta AND junt a la señal validación cmparadres y dará lugar a la línea de validación general, cuya función se describe detalladamente en el apartad crrespndiente del diseñ práctic. Memria final Página 4 de 60

15 Si cnsiderams ds psibles estads para el autómata: ()eps y (C)ntand (que a su vez se pdría dividir en trs siete), y utilizams la ntación [bit recibid]/[próxim estad], el diagrama de estads para nuestr autómata es de la frma: / / 0/C x/c x/c x/c 3 4 x/c 5 x/c 6 x/c 7 Y la tabla de estads viene dada pr: 0/ E Q(t) Q(t+)D Cntadr Z X 0 X 3 0 X 4 0 X 5 0 X 6 0 X 7 0 Psible bit de parada Clear 0 Este es el crngrama utilizad durante la fase de diseñ: Memria final Página 5 de 60

16 El esquema lógic asciad es de la frma: Y, finalmente, la realización circuital del mism es la siguiente: Memria final Página 6 de 60

17 5.4 Mntaje mediante técnica wire-wrapping Esta mejra ha sid, sin duda, la que ha supuest un mayr númer de hras de trabaj, aunque también ha sid la más enriquecedra al haberns permitid cncer una técnica, nueva para nstrs, que parece frecer pcines muy interesantes en td l referente al diseñ y mntaje de circuits electrónics. En el el apartad 5 del text Aspects práctics de diseñ y medida en labratris de electrónica se describen brevemente alguns aspects interesantes en relación a la técnica de wire-wrapping, pr l que n ls repetirems aquí. En primer lugar, pdems hacer una relación del material emplead cn mtiv exclusiv de la utilización de esta técnica: - Placas para mntaje en wire-wrapping. Las placas utilizadas sn del tip Eurcard square pad prttyping card y han sid adecuadas a las características de nuestr sistema cncret, tant en l referente al tamañ cm a la dispsición de ls distints cnectres y visualizadres. - Zócals para wire-wrapping (wire-wrap turned pin sckets D.I.L.). - Pistla wire-wrap. Herramienta necesaria para este tip de mntajes. El mdel utilizad (muy amablemente prestad pr su prpietari), es un de ls más básics y funcina a V, cnectándse a la red mediante un transfrmadr. La pistla cnsta en su bca de un cilindr cn ds rificis. Pr un de ells se intrduce el cable pelad y pr el tr se intrduce la patilla del zócal al que se desea enrllar. Memria final Página 7 de 60

18 - Cable de diámetr fin, especial para wire-wrapping y pelacables graduad para asegurar una lngitud aprpiada y fija de la zna de cable pelada. - Sldadr y trencilla desldadta para sldar tds ls zócals a la placa y alguns de ls cmpnentes a ls prpis zócals. Aunque finalmente, el prttip presentad a examen será el mntad cn wirewrapping, el métd de mntaje utilizad durante tda la fase de diseñ fue el de la tradicinal placa de inserción. Estas fts, tmadas cn una cámara digital, crrespnden a el mntaje en placa de inserción durante la primera fase del diseñ. Fue en una placa de este tip dnde fuims prband tdas las fases de nuestr diseñ, tant para el subsistema analógic, cm para el digital, y dnde fuims Memria final Página 8 de 60

19 haciend las crreccines pertinentes aprvechand las facilidades que estas placas frecen a tal efect. Una vez que ls resultads btenids fuern satisfactris, y que td parecía funcinar tal y cm deseábams, cmpletams nuestrs esquemas circuitales en papel y ls repasams varias veces para estar segurs de que cincidían cn el mntaje realizad, y fuims desmntand tds ls cmpnentes para pasar a utilizarls en el mntaje wire-wrapping. A cntinuación, describims detalladamente el prces de mntaje: - Para empezar, ns encntrams cn las placas de wrapping desnudas, sin un sl cmpnente. - L primer que hicims fue decidir la ubicación de ls distints blques, estand para ell en psesión de td el esquema circuital sbre papel. - Act seguid, pasams a clcar ls distints zócals en ls punts aprpiads, fijándls a la parte superir de la placa cn cinta aislante, dand la vuelta a la misma y sldándls adecuadamente a la cara inferir, que es la que cuenta cn ls cntacts metálics aprpiads. - A cntinuación, pasams a hacer tds ls taladrs necesaris para acplar ls cnectres banana hembras, ls leds y ls jacks de audi. - El siguiente pas cnsistió en etiquetar cnvenientemente tda la cara inferir de la placa, para agilizar el prces de cablead, ya que de tr md hubiérams tenid que estar dándle la vuelta cntinuamente y es habría sid muy negativ en términs de eficiencia. - Tras etiquetar tdas las patillas cnvenientemente, pasams a cablear td el circuit, utilizand la herramienta en frma de pistla cmentada cn anteriridad. Memria final Página 9 de 60

20 - Una vez que tds ls cables estuviern cnectads, tuvims que cmprbar cn un plímetr tdas las cnexines una a una, para asegurarns de que td estaba bien y para detectar alguns errres que habíams cmetid durante la etapa del cablead. - A cntinuación, clcams tds ls cmpnentes, sldand resistencias, cndensadres y leds y pinchand encajand ls distints integrads sbre sus crrespndientes zócals. - Finalmente, incluims tds ls cndensadres de filtrad de alimentación, sldándls directamente entre las patillas crrespndientes en la cara inferir de la placa, cn el fin de ptimizar el filtrad a través de una mayr prximidad a ls punts de alimentación. Tras hacer td est fuera de hras de labratri, tuvims que vlver a éste para cmprbar el crrect funcinamient de la nueva placa y depurar errres que sól pdían ser detectads mediante el us del scilscpi. En general, ls errres de mntaje que hems detectad n han sid demasiads, aunque, cm cabía esperar, tuvims que crregir alguns cables que había id a parar a patas equivcadas. Entre las ventajas btenidas al utilizar este mntaje, cabe destacar la reducción en el tamañ final del mism (que en el tr cas venía a cupar cuatr placas amarillas de tamañ estándar) y, sbre td, la mayr rbustez de éste si se le cmpara cn su equivalente en inserción. Memria final Página 0 de 60

21 Aspect final de emisr Aspect final del receptr DISEÑO PÁCTICO SUBSISTEMA DIGITAL Memria final Página de 60

22 .0. GENEADO DE ELOJES A la hra de diseñar nuestr circuit, hems decidid utilizar ds señales de relj independientes, una para el subsistema analógic y tra utilizada exclusivamente para las mdulacines analógicas. En ambs cass, hems generad una señal uniplar de pulss cuadrads cn duty cycle del 50%, para l cual hems recurrid a ds temprizadres 555 en cnfiguración aestable y a sends divisres de frecuencia implementads a través de biestables J-K (74HC76) cn las entradas J y K cnectadas directamente a nivel alt (biestables tip T). El esquema utilizad es de la frma: +5V NE555N C C 3 4 elj f J K Q CLK elj f La frecuencia escgida para el relj encargad de cntrlar el subsistema digital ha sid de 0 khz. Para el cálcul de ls valres de las resistencias y cndensadres a utilizar, utilizams las relacines prprcinadas pr el fabricante en la dataste del prduct. La frecuencia viene dada pr f T (.44 + ) C Memria final Página de 60

23 Y el valr del duty cycle D + A partir de estas relacines, btuvims que un psible cnjunt de valres es de la frma: f 0 khz C C 0 nf 0 nf.4 kω.4 kω Tras el divisr de frecuencia la frecuencia de la señal será de 0 khz y su duty cycle será del 50%. En realidad, la tlerancia en ls valres de las resistencias hace que la frecuencia n sea exactamente de 0 khz, sin alg inferir (en trn a khz), per dad que este parámetr n es crític para el subsistema digital, n parece necesari ajustar cn ptenciómetrs para btener un valr más precis. En el segund relj sí que ns interesa, en cambi, btener un valr exact de 6.4 khz a la salida del divisr de frecuencia, pr l que utilizarems un ptenciómetr para ajustar la frecuencia de señal prprcinada pr el 555 hasta btener f.8 khz. Utilizand las mismas ecuacines que para el cas anterir, el cnjunt de valres btenids ahra viene dad pr la tabla: f.8 khz C C 0 nf 0 nf 6. kω 4.7 kω (ptenciómetr).. MÓDULO EMISO Memria final Página 3 de 60

24 ... Unidad de entrada La unidad de entrada cnstituye el primer blque a tratar dentr del subsistema digital y va a permitir al usuari seleccinar las distintas pcines de transmisión. En la práctica básica, esta unidad debería estar cnstituida pr un cnjunt de micrinterruptres cn el que prgramar el códig del periféric sbre el que actuar, ds micrinterruptres independientes de ls anterires cn ls que seleccinar cifrad y apertura de canal, y un pulsadr sbre el que actuar para enviar la rden de transmisión. En nuestr cas, tds ests elements se han implementad a través de un teclad alfanuméric en el que se distinguen tres funcinalidades bien diferenciadas: - Blque numéric, que permite seleccinar de un md inmediat el receptr sbre el que se desea actuar. Ls númers válids van del cer al siete, ambs inclusive y estand este últim reservad para la dirección de difusión bradcast. - Tecla de cifrad ( ). Permite seleccinar la el tip de señal que se desea transmitir: señal cifrada señal sin cifrar. - Tecla de transmisión (#). Esta tecla actúa cm pulsadr de transmisión y, a la vez, sirve para abrir y cerrar el canal gracias a la mejra de autmatización en el prces de apertura y cierre del mism. A la hra de abrdar la implementación de esta unidad de entrada, l primer que tuvims que hacer fue incluir resistencias de pull-up en tdas las líneas del teclad que queríams utilizar. La captura y retención del númer seleccinad se ha hech en diverss pass. En primer lugar, las salidas del teclad crrespndientes a ls númers en cuestión (del 0 al 7) se cnectan a un cdificadr 74HC48, a la salida del cual btendrems el valr binari de cada númer cada vez que este se pulse, junt a una señal GtSmething. Tant las tres líneas crrespndientes al númer en binari, cm la de la señal GS se hacen pasar pr un inversr cn histéresis (74HC4) cn la dble intención de que Memria final Página 4 de 60

25 pasen a ser activas a nivel alt y de que la prpia característica de histéresis ns sirva para evitar transicines espúreas de señal. A la salida del inversr, las líneas prcedentes del cdificadr entran en l que pdríams denminar circuit de retención. Este está cmpuest pr un multiplexr (74HC57) y seis flip-flps D (74HC74). En realidad, la idea es utilizar un multiplexr independiente para cada línea binaria y cmbinarl cn ds biestables tip D en serie para muestrear el valr de la señal y realimentarla al multiplexr, tal y cm se describe en la siguiente figura tmada del manual del labratri: La señal GS del cdificadr, tras pasar pr el inversr cn histéresis, será la que actúe cm señal de selección cmún para ls tres multiplexres. De este md, cada vez que pulsems un númer del teclad, btendrems el valr binari del mism en las salidas Q, Q3 y Q5 del 74HC74, que serán las que ataquen las entradas del cdificadr BCD- 7 segments, del registr de paridad y del registr de transmisión paralel/serie. En l que respecta a las teclas de cifrad y de canal, l primer que cabe destacar es la necesidad de incluir un filtr antirrbtes para evitar transicines espúreas de la señal. Éste está cnstituid pr un filtr pas-baj, seguid de un inversr cn cicl de histéresis. A la salida del inversr, ambas entradas atacan sends flip-flps J-K (74HC86), que actúan cm biestables tip T pr tener sus ds entradas J y K cnectadas a nivel alt. De este md, cada vez que pulsems la tecla de cifrad de transmisión/canal, el valr en las salidas de ests biestables cambiará de 0 a +5, de +5 a 0, bteniéndse un cmprtamient análg al que cabría esperar de un micrinterruptr. Memria final Página 5 de 60

26 Finalmente, llevand la señal prcedente de la tecla de transmisión desde la salida del inversr hasta el registr paralel/serie, y sin hacer que esta pase pr ningún tip de biestable, cnseguims que, al pulsar dicha tecla, se verifique el dble bjetiv de abir/cerrar canal autmáticamente y mandar la señal aprpiada para que se active la transmisión de ls dats seleccinads hacia el receptr. El esquema cmplet de la unidad de entrada es de la frma:... Módul de Visualización El módul de visualización ns permite cncer en cada mment cuál es el estad de las distintas pcines de transmisión seleccinadas en el módul emisr. El blque está cmpuest pr un display de 7 segments en el que se refleja el códig del receptr sbre el que se desea actuar. La pción de cifrad n viene determinada pr el punt situad en la esquina inferir izquierda del display, mientras que la pción de apertura cierre de canal se representa mediante el led de clr verde situad junt al display. Para hacer que el visualizadr funcine crrectamente, hems utilizad un decdificadr aprpiad (74HC45), hasta el que llegan las líneas del númer cdificad en binari. Entre el decdificadr y el display, se ha clcad una matriz Memria final Página 6 de 60

27 de resistencias de 0 hmis, para asegurarns de que las entradas de éste últim se atacan cn un vltaje adecuad. En l que respecta a las líneas del canal y cifrad, hems cnsiderad aprpiad incluir sends transistres (BC09) para evitar insuficiencias en el suministr de crriente ante el hech de tener que atacar simultáneamente a ls leds, al registr paralel/serie y, en el cas del cifrad, al cmprbadr de paridad...3. Generadr de Paridad Cm parte de la mejra de generación y detección de paridad, en el emisr debems incluir un generadr de paridad que ns prprcine la señal adecuada para atacar al registr paralel/serie.en nuestr cas, hems utilizad el circuit 74HC80, en cuyas entradas se clcan ls bits del códig binari del receptr seleccinad y el bit de cifrad. Nuestr bjetiv es que cuand cnsiderems ls tres bits de códig, el de cifrad y el de paridad, el númer de bits cn valr (+5 V) sea siempre impar. Para ell, tmarems la salida even (par) del 74HC80, que valdrá cuand el númer de uns de ls trs bits sea par y cer cuand sea impar. Está salida irá directamente al registr de transmisión para ser cmparada cn la señal de paridad generada en el receptr. Memria final Página 7 de 60

28 ..4. Transmisr digital El transmisr digital se ha implementad cn un registr carga paralel / salida serie (74HC65), al que se llevan tdas las líneas de códig del receptr, canal, cifrad y paridad. Siguiend las especificacines del enunciad, el primer bit del registr ha puest a nivel alt para asegurar un nivel alt de la línea cuand el transmisr esté en reps. A cntinuación de este se incluye un bit de arranque a nivel baj y, act seguid, se transmite el rest de bits siguiend el mdel:... 0 B B B0 CH CF Par... Siguiend este códig de clres, el esquema del cnexinad del registr paralel/serie es de la frma: La línea discntinua es la línea de transmisión de dats que irá directamente al registr serie / paralel del receptr...5. Circuit de reset Para asegurarns de que el estad inicial del subsistema emisr es cncid y siempre el mism, parece interesante incluir un circuit de reset que se encargue de Memria final Página 8 de 60

29 inicializar ls valres de ls biestables cada vez que descnectems y vlvams a cnectar la alimentación. En nuestr cas, hems ptad pr un circuit de reset típic cnsistente en un mntaje C entre tierra y Vcc, en el que la entrada de reset de ls distints chips que cnectems a él se sitúe durante uns instantes a nivel baj para lueg estabilizarse y quedarse a nivel alt. Est se cnsigue cn el circuit prpuest prque cada vez que cncectams la alimentación, la red C actúa prduciend una subida de tensión expnencial en su punt medi, cn una cnstante de tiemp τ C que vendrá dada pr la expresión: V V cc t τ ( e ) Cm querems que tds aquells punts a ls que esté cnectad el reset se pngan a nivel baj durante un ciert tiemp, utilizarems el valr V IL btenid durante la caracterización para saber qué vltaje se cnsidera baj pr la familia lógica utilizada, en nuestr cas: V IL.8 V. Cnciend est, pdems tratar de despejar el valr de tau en la expresión anterir para un tiemp ttal en nivel baj alg inferir a segund, que será más que suficiente para inicializar ls biestables y n tendrá demasiada relevancia a escala humana. Si así l hacems, y después de utilizar valres nrmalizads para la resistencia y el cnsendadr, el circuit de reset final es de la frma: τ C.0 t nivel baj sg 4.3KΩ 4.3 kω C 470 uf 470µF En tds ls esquemas de esta memria, la presencia de un círcul azul se ha utilizad para referirse a las entradas de ls circuits hasta ls que llega el reset. Las funcines más imprtantes de este reset sn pner a cer las salidas de ls biestables D (74HC74) y J-K (74HC76), así cm inicializar a cer el valr del display Memria final Página 9 de 60

30 tras encender brevemente tds sus segments (para ell, atacams la entrada LT del 74HC45). En realidad, el circuit de reset sól se ha implementad en el emisr a fin de ahrrar espaci y cmplejidad de cablead en el circuit receptr, y pr cnsiderar que l que verdaderamente ns imprta es que sea el blque emisr el que se inicialice cn uns parámetrs preestablecids. En cualquier cas, si este prttip estuviera destinad a un ámbit prfesinal, sería necesari incluir también un circuit de reset en el receptr... MÓDULO ECEPTO... eceptr digital De manera cmplementaria a l cmentad para el transmisr digital, el núcle de este blque cnsta de un registr de entrada serie / salida paralel (74HC64), hasta cuya entrada llega la línea de transmisión de dats prcedente del emisr. Las líneas de salida atacarán a la lógica de cmparación, al generadr de paridad y, en el cas de las psicines crrespndientes a ls bits de cifrad y canal, a un circuit de retención basad en biestables que describirems cn psteriridad.... Selectr de dispsitiv Este blque está cmpuest pr tres micr-interruptres, que ns van a permitir seleccinar el códig del dispsitiv receptr. La psición baja de cada micrinterruptr crrespnderá a un un binari, mientras que la psición alta será la crrespndiente al cer binari. El bit más significativ del númer prgramad es el situad más a la izquierda de ls tres. [a md de ejempl, en esta figura se ha seleccinad el receptr de códig 0 3] Memria final Página 30 de 60

31 El mntaje en cuestión n es demasiad cmplicad, debiend incluirse resistencias de pull-up cm ya curría cn el teclad en el emisr...3. Detectr de paridad El blque utilizad para generar la paridad es cmpletamente análg al descrit para el emisr, pr l que las mismas cnsideracines sn aquí aplicables. Las líneas de entrada prcederán del registr serie/paralel y la salida EVEN (PA) del 74HC80 se llevará a un de ls cmparadres para intervenir directamente en la lógica de cmparación...4. Cntrladr de selección Cm ya hems cmentad, el registr serie/paralel está recibiend en td mment ls dats prcedentes del emisr, que se clcan en sus distintas salidas siguiend alg similar a una rtación cíclica. Memria final Página 3 de 60