Sistemas digitales Octubre '09- Febrero '10
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- Enrique Ortiz Cordero
- hace 6 años
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1 Sistemas digitales Octubre '9- Febrero ' MC Jacob J. Vásquez Sanjuan JJVS-9
2 Diseño e implementación de circuitos lógicos con WinCupl Circuitos secuenciales Circuitos combinacionales JJVS-9 2
3 Circuitos secuenciales Considere la siguiente ecuación Y =ABC AB C A B C A BC ABC reduzca la ecuación anterior empleando mapas de Karnaugh. Y =A BC JJVS-9 3
4 Implementación mediante multiplexores ABC AB C A B C A BC AB C=,,2,3,6 A B C 5V JJVS-9 Y D7 D6 D5 D4 D3 D2 D D 4
5 Arquitectura de una PROM JJVS-9 5
6 Implementación mediante una ROM C B U8A U8A 74LS4 2 74LS4 2 Y =,,2,3,6 U8A 74LS4 2 A U7A 2 2 /A/B/C 2 /A/BC 2 /AB/C 2 /ABC 2 A/B/C 2 A/BC 2 AB/C 2 ABC 3 U7A 74LS DIODE 2 3 U7A 74LS 2 3 Dirección Dato U7A 74LS LS U7A LS U7A LS U7A 2 3 U7A 74LS LS JJVS-9 6 Y = Σ(,,2,3,6)
7 Arquitectura PAL JJVS-9 7
8 Implementación con PAL A C B U8A U8A 74LS4 U8A 74LS LS4 D22 R2 DIODE D22 R U7A R2 DIODE D22 R 74LS R2 DIODE D22 Y=/A/B/C+/A/BC+/AB/C R R2 DIODE D22 R U7A R2 DIODE U9A UA D22 74LS4 R 74LS R2 74LS27 DIODE R R2 DIODE R Y =,,2,3,6 U7A R2 DIODE R 74LS R2 DIODE R R2 DIODE R U7A R2 DIODE R 74LS R2 DIODE R R2 DIODE R U7A R2 U9A DIODE UA LS4 R R2 74LS 74LS27 Y=/ABC+AB/C DIODE R R2 R R2 U7A R 74LS R2 R JJVS-9 8
9 Arquitectura PLA JJVS-9 9
10 FPGA JJVS-9
11 Tipos de PAL El circuito de salida de una PAL se llama MACROCELDA. En general, existen 3 tipos de macroceldas: Combinacional (L). Combinacional con flip-flops a las salidas (R). Únicamente genera funciones lógicas. Las salidas pueden ser tomadas como entradas. 6L8 = 6 entradas/salidas y 8 salidas, cada salida se forma con 8 minitérminos. Las salidas que pueden ser combinacionales. Un número de salidas están conectadas a flip - flops. 6R4=6 entradas/salidas con 4 flip-flops. Configurable, combinacional o salida a flip - flop (V) JJVS-9 Cada una de las salidas es configurable, a ser de flip - flop o puramente combinacional. 22V = 22 entradas/salidas y salidas configurables.
12 Macrocelda configurable JJVS-9 2
13 GAL 22V Tiene 2 entradas (Terminales - y 3). Tiene salidas/entradas (4-23). La terminal siempre es la fuente de reloj para circuitos secuenciales. Se puede generar hasta 2 minitérminos: 8 en las salidas 4 y 23. en las salidas 5 y en las salidas 6 y 2. 4 en las salidas 7 y 2. 6 en las salidas 8 y 9. Permite Reset síncrono y asíncrono, y se puede hacer retroalimentación de las salidas a las entradas. JJVS-9 3
14 GAL 22V JJVS-9 4
15 WinCUPL (Universal Compiler for Programmable Logic) El WinCUPL es un software de Atmel que genera el archivo para programar PAL s y GAL S. Un programa en WinCUPL, consta de 3 bloques principales, que son: Encabezado. Se indica el nombre del programa, el dispositivo a ser programado, el autor, la fecha y otros datos. Asignación de terminales. Se indican la asignación de las terminales de entrada y salida del dispositivo. Ecuaciones lógicas. Define la relación entre las terminales asignadas. JJVS-9 5
16 Implementación en WinCUPL Y =,,2,3,6 Encabezado Asignación de terminales Name Name ; PartNo ; Date 3//26 ; Revision ; Designer Engineer ; Company UTM ; Assembly None ; Location ; Device g22v ; /* *************** INPUT PINS *********************/ PIN = A ; /* */ PIN 2 = B ; /* */ PIN 3 = C ; /* */ /* *************** OUTPUT PINS *********************/ PIN 23 = Y ; /* */ Ecuaciones lógicas JJVS-9 /* ************** ECUACIÓN LÓGICA ******************/ Y=(!A&!B&!C)#(!A&!B&C)#(!A&B&!C)#(!A&B&C)#(A&B&!C); 6
17 Elementos del lenguaje CUPL Variables Son cadenas de caracteres alfanuméricos que especifican terminales del dispositivo, nodos intermedios, constantes, señales de entrada y salida, señales intermedias o conjuntos de estas. Son sensibles a las mayúsculas. Indexadas Es posible usar nombres de variables para representar un grupo de variables terminando estas con un numero indexado del al 3. Ejemplo: D D D2 D3 D4 D5 D6 D7 JJVS-9 7
18 Palabras reservadas JJVS-9 8
19 Constantes numéricas La base por omisión en CUPL para todos los números es el hexadecimal. Excepto para los números de las terminales y variables indexadas, las cuales siempre están en decimal. Ejemplos Decimal Hexadecimal Octal Binario JJVS-9 d O h O o O b O d 2 h 5 o 25 b d 5 h 33 o 63 b d 7 h 7 o 7 b 9
20 Funciones lógicas & * : Not! And & Or # Xor $ /*JJVS-9 Comentario */ # +., ( [! $ ) ] /* ^ / */ = 2
21 Operadores aritméticos JJVS-9 2
22 Notación de lista Una lista es un método corto para definir variables. Ejemplo: [D,D,D2,D3,D4,D5,D6,D7] [ON, OFF] [ONE, TWO, THREE, FOUR] Cuando todos los nombres de las variables en la lista son secuencialmente numerados, el siguiente formato puede ser usado: [D..D7] [D..7] JJVS-9 [A..A5] [A7..] [INPUT3..INPUT] [I2..] 22
23 Usando el comando FIELD Una declaración con FIELD asigna una variable a un grupo de bits. JJVS-9 23
24 Extensiones de variables JJVS-9 24
25 Operaciones de igualdad Estas expresiones son equivalentes a : JJVS-9 25
26 Tablas de verdad JJVS-9 26
27 Máquinas de estados JJVS-9 27
28 Máquinas de estados Sequenced count { JJVS-9 present S if up next S; if down next S9; if clear next S; if down out carry; present S if up next S2; if down next S; if clear next S; present S2 if up next S3; if down next S; if clear next S; } 28
29 Condición JJVS-9 29
30 Encabezado Name PartNo Date Revision Designer Company Assembly Location Device Name ; ; 3//26 ; ; Engineer ; UTM ; None ; Huajuapan; g22v ; Deben escribirse todos los campos, si no, el compilador marca un error. JJVS-9 3
31 Declaración de terminales El formato general para esta declaración es: PIN pin_number = [! ] var Ejemplos: PIN = Clock; PIN 2 = S; PIN =!O; PIN [3..6] = [D..D3]; Declaración de nodos PIN_NODE pin_number = [!]var; Se usan para dispositivos que cuentan con terminales internas JJVS-9 3
32 Comandos del procesador El comando $DEFINE sirve para remplazar un operador, número, o símbolo con una cadena de caracteres que es más consistente con una aplicación específica. $DEFINE ON b $DEFINE OFF b $DEFINE PORTA h C $DEFINE + # $DEFINE * & JJVS-9 32
33 Comandos del procesador $DEFINE $DEFINE $DEFINE $DEFINE STATE-a STATE-b STATE-c STATE-d Present STATE-d NEXT STATE-a JJVS-9 b b b b 33
34 Simulación JJVS-9 34
35 Multiplexor de 2 a D D C Y Min C D D Y Y=/C*D + C*D Tarea : Realice un decodificadro 2 a 4, empleando WinCupl JJVS-9 35
36 Generador de paridad Diseñe un circuito que determine la paridad par en una palabra de entrada de 8 bits. Existe paridad si se tiene un número par de unos a la entrada. Escriba JJVS-9 el programa para el WinCUPL. 36
37 Decodificador BCD a 7 segmentos Min B JJVS-9 Entradas B2 B B A B X X X X X X X X X Salidas C D E F G X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X A F G B C E D 37
38 Name bcd7seg ; PartNo ; Date 4//26 ; Revision ; Designer Engineer ; Company UTM ; Assembly None ; Location ; Device g22v ; /* *************** INPUT PINS */ PIN = B ; PIN 2 = B ; PIN 3 = B2 ; PIN 4 = B3 ; */ /* *************** OUTPUT PINS*/ PIN 4 = A ; PIN 5 = B ; PIN 6 = C ; PIN 7 = D ; PIN 8 = E ; PIN 9 = F ; PIN 2 = G ; JJVS-9 FIELD ENTRADA = [B3..]; FIELD SALIDA = [A,B,C,D,E,F,G]; TABLE ENTRADA=>SALIDA { =>'b'; =>'b'; 2=>'b'; 3=>'b'; 4=>'b'; 5=>'b'; 6=>'b'; 7=>'b'; 8=>'b'; 9=>'b'; } 38
39 Decodificador de 3 a 8 Entradas Salidas A B C Y Y Y2 Y3 Y4 Y5 Y6 Y7 Y = /A/B/C+/A/B C+/AB/C+/ABC+A/B/C+A/BC+AB/C+ABC 39 JJVS-9
40 Decodificador de 3 a 8 activo en bajo Entradas Salidas A B C Y Y Y2 Y3 Y4 Y5 Y6 Y7 JJVS-9 4
41 Comparador de dos datos de 3 bits Dato a Mayor Igual Dato b Menor Compara TAREA2: Realice un comparador de 4 bits. JJVS-9 4
42 Sumador JJVS-9 Cin A B suma Cout 42
43 Clasificación de la lógica digital Logic ASIC Aplicattion Specific ICs Standard Logic Programmable Logic Gate Arrays Devices (PLDs) SPLDs (PALs) 8s JJVS-9 CPLDs 9 - Cell-Based ICs Full Custom ICs FPGAs 9 43
44 Simple Programmable Logic Device SPLD PAL PLA PLD Arreglos AND-OR con salidas directas o a registros (flip-flops). Contienen de a circuitos TTL en un solo chip JJVS-9 44
45 Complex Programmable Logic Device Contiene varios elementos reconfigurables tipo PLA interconectados por una matriz de conmutación. Equivale de 4 a 64 PLAs. Circuitos de a compuertas en un solo chip. Tiempos de retardo de terminal a terminal fijos del orden de nanosegundos. JJVS-9 45
46 PAL2L Tiene 2 entradas (Terminales - y 3). Tiene salidas combinacionales (4-23). Se puede generar hasta 2 minitérminos,2 en cada salida de hasta 2 productos. JJVS-9 46
47 PAL 2C Tiene 2 entradas. Tiene salida complementada. Se puede generar hasta 6 minitérminos de 2 entradas cada uno. JJVS-9 47
48 PAL6R4 Tiene 6 entradas de las cuales 8 pueden retroalimentarse de las salidas. Tiene 8 salidas y cuatro de estas pueden ser con salida a flip-flop tipo D. Se puede generar hasta 8 minitérminos de hasta 8 variables (salida combinacional) y 7 para combinacional. Permite Reset síncrono y asíncrono, y se puede hacer retroalimentación de las salidas a las entradas. JJVS-9 48
49 GAL6V8 Tiene entradas. Tiene 8 salidas (que pueden ser entradas). En modo de registro la terminal y, son configuradas como la señal de reloj y la habilitación de salida (OE). En modo complejo se retroalimentan las terminales 2 y 9. En modo simple se retroalimentan las terminales adjacentes y las salidas quedan en las terminales 5 y 6. Se puede generar hasta 8 minitérminos: 8 en cada una de las salidas. Permite Reset síncrono y asíncrono, y se puede hacer retroalimentación de las salidas a las entradas. JJVS-9 49
50 GAL6V8 JJVS-9 5
51 Presentaciones JJVS-9 5
52 Modos para sustituir dispositivos con la GAL6V8 JJVS-9 52
53 PLS 53 JJVS-9 53
54 PLS 53 8 entradas lógicas, I a I7. El dispositivo tiene salidas, B a B9. Cada salida es programable usando una compuerta XOR. Todas las salidas son retroalimentadas al arreglo de compuertas, proporcionando un total de 8 entradas al arreglo. Si las salidas no son habilitadas, se pueden usar como entradas. Cada una de las salidas es combinacional y puede generar expresiones de hasta 32 minitérminos usando algunas o las 8 entradas o salidas como operandos. JJVS-9 54
55 PLS 67 JJVS-9 55
56 PROGRAMA EN OPAL DEL COMPARADOR DE 4 BITS begin header Comparador de dos numeros de cuatro bits end header begin definition device p22v; input compara=,a3=2,a2=3,a=4,a=5,b3=6,b2=7,b=8,b=9; feedback(com) may=23,igu=22,men=2; output(com)mayor=2,menor=9,igual=8; set datoa=[a2,a,a],datob=[b2,b,b]; end definition begin equation may = ( datoa > datob )*compara; igu = ( datoa == datob)*compara; men = ( datoa < datob )*compara; mayor = may*(a3>=b3)*compara; menor = men*(a3<=b3)*compara; igual = igu*(a3==b3)*compara; end equation JJVS-9 56
57 Diagrama de estados /* *************** INPUT PINS *********************/ PIN = CLOCK ; /* */ PIN 2 = R ; /* */ PIN 3 = S ; /* */ PIN 4 = T ; /* */ PIN 5 = RESET ; /* */ PIN 6 = PRESET ; /* */ /* *************** OUTPUT PINS *********************/ PIN 4 = A ; /* */ PIN 5 = B ; /* */ PIN 6 = C ; /* */ SEQUENCE [A,B,C] { PRESENT 6 IF R NEXT 2; DEFAULT NEXT 4; PRESENT 4 IF S NEXT 6; DEFAULT NEXT 5; PRESENT 2 IF S NEXT 3; DEFAULT NEXT 6; PRESENT 5 IF T NEXT 7; DEFAULT NEXT 4; PRESENT 7 NEXT 6; PRESENT 3 IF T NEXT 2; DEFAULT NEXT 7; } A.AR=RESET;B.AR=RESET;C.AR=RESET; A.SP=PRESET;B.SP=PRESET;C.SP=PRESET; JJVS-9 57
58 Múltiples entradas en un diagrama de estados JJVS-9 58
59 Diseño lógico con salidas JJVS-9 59
60 Ejemplo de salidas JJVS-9 6
61 Diagrama de tiempo JJVS-9 6
62 Generación de los pulsos de salida JJVS-9 62
63 Otras salidas JJVS-9 63
64 Diagrama de tiempos JJVS-9 64
65 Salidas del ejercicio JJVS-9 65
66 Diagrama de tiempos JJVS-9 66
67 Un controlador para una máquina de refrescos Entrega dos tipos de refrescos: sangria y light. Acepta solo monedas de 5 peso. Si existen monedas depositadas, estas pueden regresarse en cualquier momento mediante un botón. El usuario puede tomar el tiempo que sea necesario para hacer su selección. El precio del refresco es de pesos. Más de una entrada no puede ser reconocida al mismo tiempo. JJVS-9 67
68 Circuitos integrados programables con diferentes densidades SPLD (Simple Programmable Logic Device) PROM (Programmable Read Only Memory) PLA (Programmable Logic Array) PAL (Programmable AND-Array Logic) CPLD (Complex Programmable Logic Device) FPGA (Field Programmable Logic Device) JJVS-9 68
69 Programación con memorias de solo lectura JJVS-9 69
70 Máquina de estados basada en ROM JJVS-9 7
71 Diseño de diagramas de estado con entradas de decisión JJVS-9 7
72 Diseño de diagramas de estado con múltiples entradas JJVS-9 72
73 THINGS TO THINK... He who asks is a fool for five minutes, but he who does not ask remains a fool forever. Chinese proverb. Advice is what we ask for when we already know the answer but wish we didn't. -- Erica Jong JJVS-9 73
74 Generador/Sintetizador de señales digitales JJVS-9 74
75 Generador/Sintetizador de señales digitales JJVS-9 75
76 Dispositivos Lógicos Programables Complejos (CPLD) Un CPLD es un dispositivo lógico programable complejo (Complex Programmable Logic Device) Son circuitos programables construidos con base en arreglos de bloques lógicos (LABs) Cada LAB contiene un conjunto de Macro celdas Con cada macro celda se puede realizar una función lógica independiente Los LABs se conectan entre si a través de un arreglo de interconexiones programable Es posible realizar sistemas con mayor complejidad JJVS-9 76
77 Dispositivos Lógicos Programables Complejos (CPLD) Multiple PLDs can be combined on a single chip by using programmable interconnect structures. These PLDs are called CPLDs. JJVS-9 ALTERA MAX 7 77
78 CPLDs de Altera MAX 5, MAX 7, y MAX 9 El dispositivo puede ser considerado como un arreglo de SPLDs. Existen en tecnología EPROM y EPROM. Se programan en el circuito. JJVS-9 78
79 CPLD MAX 7 Cada LAB consiste de dos macroceldas (OLMC), que comprende un conjunto de términos de productos programables que alimentan una compuerta OR y un flip-flop (D,JK,T o SR). JJVS-9 79
80 CPLD MAX 7 Las entradas a la OLMC son variables, la compuerta OR puede recibir 5 SOP y 5 extras de otras macroceldas, la salida OR puede variarse. JJVS-9 8
81 CPLDs de AMD (Advance Micro Devices) Existen diversas categorías Match -5. La M- utiliza PALs 22v6. La M-4 utiliza de 6 a 6 PALs (2K-5K comp). JJVS-9 8
82 Match 4 de AMD Existen 2 diferencias con un PAL: existe un seleccionador de salidas y una matriz de conmutación entre las OR y los pines de E/S. Las salidas OR son flexibles a diferencia de los PAL. JJVS-9 82
83 CPLDs de Lattice Su primera generación de CPLDs, son las Plsi e isplsi (rango de 2 a 4 compuertas), retardo de ns. Serie 2, rango de 6-2 compuertas, la cual tiene más macroceldas por terminales de entrada/salida y menor velocidad de retardo que la serie (5.5ns). El estado del arte de en cuanto a velocidad. La serie 3 representa los CPLDs más grandes con hasta 5 compuertas y retardos de -5ns. Se compara a la Mach 4 de AMD. Ofrece otras características mejoradas, como el JTAG boundary scan. JJVS-9 83
84 Estructura general del CPLD PSI o isplsi de Lattice JJVS-9 84
85 Cypress FLASH37 CPLDs Se basa en tecnología FLASH y EEPROM, ofrece retardos de terminal a terminal de 8.5 a 5 ns. No se programan en el circuito. Proporcionan más entradas/salidas que sus competidores. Las partes pequeñas tienen 32 macroceldas (grandes:256) y 32 entradas/salidas (grandes:256). JJVS-9 85
86 Arquitectura del CPLD de Cypress FLASH37 JJVS-9 86
87 Xilinx XC7 CPLD Tiene dos familias: XC7 y XC95. Series 72 y 73. Cuentan con capacidad de 6 a 5 compuertas. Retardos de 25 ns. Cada CI consiste de una colección de bloques compuesto de 9 macroceldas. La serie 72 incluye dos compuertas OR y cada una de ellas es entrada a una ALU de dos bits. La ALU genera cualquier función que se conecta a un flip-flop reconfigurable. La serie 73 es una versión mejorada de la 72, ofreciendo mayor capacidad (3 compuertas) y alta velocidad. XC95 Hasta 62 compuertas y retardos de 5 ns. JJVS-9 87
88 Altera CPLD FLASHlogic JJVS-9 88
89 Arreglos ICT PEEL JJVS-9 89
90 Aplicaciones de CPLDs Controladores gráficos Controladores LAN Controladores UART Control de memorias cache JJVS-9 9
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