Tutorial 2: Layout de circuitos analógicos

Transcripción

1 Instituto Tecnológico de Costa Rica I Semestre 2007 Escuela de Ingeniería Electrónica Preparado por: Dr.-Ing. Paola Vega Castillo 1. Introducción Tutorial 2: Layout de circuitos analógicos El layout puede crease después de confirmar el apropiado funcionamiento de un circuito con ayuda de simulaciones. Layout es un concepto general que describe la representación geométrica de los circuitos por medio de polígonos y capas. Más precisamente, layout es un concepto que agrupa tres pasos fundamentals del diseño físico: planeamiento del uso del área (floorplanning), ubicación de los componentes en el área reservada (placement) y enrutamiento (creación de interconexiones). Floorplanning se refiere a la organización de los elementos de circuito en el area del dado de silico para maximizar la densidad de integración. Placement se refiere a la inserción de las instancias que forman parte del circuito en la vista y area de layout. Enrutamiento se refiere a la inserción de interconexiones entre los elementos colocados. El layout de circuitos digitales se genera prácticamente de forma automática con la información del netlist y las vistas de layout de las bibliotecas de celdas estándar. Por el contrario, en el caso de circuitos analógicos se requiere mayoritariamente un layout totalmente personalizado. Esto implica que todos los componentes se colocan individualmente y las interconexiones deben ser dibujadas por el diseñador mismo. El enrutamiento automático de conexiones analógicas no solamente es difícil debido a la estructura menos regular del layout, sino también por la importancia de maximizar su desempeño especialmente a altas frecuencias. Por esto, los algoritmos de enrutamiento se desarrollan principalmente para circuitos digitales, y su aplicación en circuitos analógicos causa resultados pobres debido a la menor densidad de componentes en comparación con los circuitos digitales. Sin embargo, la creación de un layout totalmente personalizado aumenta el tiempo de diseño de un circuito integrado, aumentando sustancialmente el costo de diseño. 1.1 Capas Para generar el layout, el diseñador debe recurrir a diferentes capas lógicas. Hay capas específicas para metalización, silicio policristalino, contactos o áreas de difusión. Típicamente, los elementos individuales de una misma capa tienen forma de polígonos. Es importante recordar que una capa lógica editada para representar físicamente el diseño no corresponde necesariamente a una máscara física que es creada posteriormente para litografía óptica. La información de máscaras se produce con la combinación de dos capas lógicas. Adicionalemente deben considerarse los efectos de la litografía óptica tales como la difracción de la luz en los border de las máscaras físicas o bajo difusión, de forma que la geometría especificada por el diseñador sea fabricable. 1.2 Layout con CDFII En la biblioteca CORELIB encontrará el layout de la celda INV1. Abra la vista de layout. Seguidamente, aparecerá la ventana del editor de layout (LAYOUT) y la ventana de selección de capas Layer Selection Window (LSW). La ventana de selección de capas se muestra en la figura 1. En ésta, las capas pueden ser activadas, seleccionadas y marcarse como visibles. Las capas que deben estar disponibles para el usuario, deben estar activadas y desplegadas en LSW. Esto puede configurarse con LSW/Edit/Set Valid Layers. Las funciones de LSW están resumidas en la tabla 1. Una capa configurada como no seleccionable (non selectable) implica que la capa puede verse en el layout pero no puede editarse. Una capa configurada como no visible (non visible) no será desplegada en el layout.

2 La mayoría de las capas disponibles son de tres tipos diferentes: capa de dibujo o drawing layer (dg), capa de pin o pin layer (pn) y capa de red o net layer (nt). El layout de los elementos de un circuito se dibuja utilizando las capas de dibujo; estas capas son capas físicas o bien su interpretación se traduce en la representación física de una capa de material o región de dopado en el proceso de fabricación. Las capas de pin se utilizan solamente para representar pines y por lo tanto son capas lógicas. Las capas de red se generan automáticamente durante la extracción. Las capas físicas más importantes del proceso CMOS se resumen en la tabla 2. Los tipos de contacto se presentan en la tabla 3. La figura 2 presenta un ejemplo de sección transversal de un proceso CMOS estandar. Tabla 1. Layer Selection Window Función Seleccionar una capa Definir una capa como visible/invisible Definir una capa como seleccionable/no seleccionable Definir todas las capas como visibles Definir todas las capas como invisibles Definir todas las capas como seleccionables Definir todas las capas como no seleccionables Botón Botón izquierdo del mouse Botón medio del mouse Botón derecho del mouse AV NV AS NS Tabla 2. Capas principales del proceso CMOS Capa Significado NTUB n-tub DIFF Área de difusión POLY1 Primera capa de silicio policristalino POLY2 Segunda capa de silicio policristalino METn Capa de metal n (n=1 número de capas de metalización) PPLUS Implante p+ CONT Conexión de una capa con MET1 (excepto conexiones MET1-MET2) VIA Conexión de dos capas de metal Tabla 3. Contactos Nombre del contacto Descripción VIA_C Contacto entre MET1 y MET2 VIA1_C Contacto entre MET2 y MET3 VIA2_C Contacto entre MET3 y MET4 P1_C Contacto entre MET1 y POLY1 P2_C Contacto entre MET1 y POLY2 ND_C Contacto entre MET1 y N-tub PD_C Contacto entre MET1 y substrato P Figura 1. Layer Selection Window, LSW. 2

3 Figura 1. Sección transversal de un proceso CMOS estandar de doble metal y doble polisilicio De la tabla 2 se puede concluir que el proceso de 0.35 µm, es un proceso de cuatro niveles de metalización y dos niveles de silicio policristalino (polisilicio). Ejercicio 1. Interpretación y creación de un layout a) En la biblioteca CORELIB encontrará el layout de la celda IN1, como se ilustra en la figura 3. Ábralo. b) Identifique las capas del layout. c) Explique la función del circuito. Dibuje el esquemático basándose en el layout. d) Dibuje la sección transversal del circuito a lo largo de las líneas de corte rojas mostradas en la figura 3. e) Para crear un layout en CDFII, primero debe crearse la vista layout. Para lograr esto, cree primeramente una nueva celda y una nueva vista. Elija el tipo de vista layout o bien la herramienta relacionada con este tipo de vista (Virtuoso). Cualquiera de estas opciones determina el tipo de vista. f) Cree el layout de la celda IN1 en su propia vista. Las funciones más importantes para crear un layout se explican a continuación. Insertar instancia: Las instancias existentes se insertan con LAYOUT/Create/Instance... Marcar las capas como visibles: Presione SHIFT-f Crear interconexión: Esta opción se refiere a la creación de interconexiones. Seleccione primeramente la capa deseada para la interconexión seleccionando la capa de dibujo correspondiente. Seguidamente, puede proceder 3

4 a crear la interconexión con LAYOUT/Create/Path. Para cambiar las propiedades de la ruta (por ejemplo, el ancho), selecciónela y pique LAYOUT/Edit/Properties. Crear pin: En el circuit integrado fabricado, los pines son capas de metal o polisilicio. En el layout, la capa pin cumple únicamente una función lógica para la comparación del layout y el esquemático en la verificación LVS. Los pines también indican las direcciones de los puertos para efectos de enrutamiento automático, definiendo los puertos como de entrada, salida o entrada/salida. Para crear los pines, siga estas instrucciones: -Seleccione primeramente la capa de pin correspondiente en LSW. -Pique LAYOUT/Create/Pin para activar la ventana Create symbolic pin. -En esta ventana puede especificar el nombre del pin y la dirección del Puerto. En la opción mode elija shape pin. La ventanathe window will now change to Create Shape Pin. -En esta ventana, elija en option la opción rectangle. Dibuje el pin. El tamaño de un pin debe corresponder, al menos, a las dimensiones mínimas definidas por las reglas de diseño para la capa utilizada. -Si desea desplegar el nombre del pin en el layout, pique Display pin name. Crear rectángulos y polígonos: Antes de crear un polígono, seleccione la capa de dibujo correspondiente en el LSW. Para crear un rectángulo pique LAYOUT/Create/Rectangle. Para crear un polígono pique LAYOUT/Create/Polygon. Crear contacts: Los contactos se insertan con LAYOUT/Create/Contact.... Seguidamente aparecerá una ventana en la que puede especificarse el tipo y tamaño del contacto. Al seleccionar la opción auto Contact, el programa eligirá automáticamente el tipo de contacto apropiado, que se inserta al picar sobre la intersección de dos líneas de material conductor. Mover, encoger y rotar: Puede desplazar objetos con la opción LAYOUT/Edit/Stretch. Si se selecciona únicamente un borde o esquina en vez de seleccionara todo el objeto, éste puede encogerse. También puede rotar objetos en giros de 90 con la opción LAYOUT/Edit/rotate y seleccionando el objeto con el botón derecho del mouse. Regla: La función de regla está disponible en el editor de layout para medir distancias. La regla puede insertarse en el layout picando LAYOUT/Misc/Ruler. 1.3 Reglas de diseño Las reglas de diseño definen los requerimientos geométricos del layout para asegurar que el circuito integrado será fabricado correctamente. Las reglas de diseño también ayudan a evitar efectos parásitos indeseados tales como acople de ruido y el efecto de enganche. Figura 3. Layout del IN1 4

5 Estas reglas indican el ancho mínimo de cada capa, la distancia mínima entre objetos de la misma o diferente capa, encerramiento mínimo de capas y área mínima de una capa, entre otras restricciones. La figura 4 presenta, forma general, ejemplos de las reglas de diseño. Los procesos de fabricación (también llamados generaciones tecnológicas) se denotan por la dimensión mínima fabricable en el proceso (minimum feature size F). En el caso de la tecnología de 0.35 µm utilizada en estos tutorials (C35B4 de Austria Microsystems), la dimensión mínima fabricable es de 0.35 µm, que corresponde al ancho mínimo del primer nivel de polisilicio, que es el que determina el largo de canal mínimo posible en la tecnología para un transistor MOSFET. Como ayuda para dibujar layouts para esta tecnología, la tabla 3 presenta algunas de las dimensiones mínimas del proceso C35B4. La lista completa de reglas de diseño se obtiene directamente de la documentación del proceso provista por el fabricante. Se pued obtener información sobre algunas reglas de diseño al realizar la verificación de reglas de diseño (DRC). Tabla 3. Dimensiones mínimas para las principales capas del proceso C35B4 Capa Dimensión mínima [µm] POLY POLY MET1 0.5 MET2 0.6 CONT Verificación de reglas de diseño (DRC) Para ayudar al diseñador a cumplir las reglas de diseño cuando dibuja un layout, el ambiente de diseño provee herramientas para la verificación de dichas reglas. La herramienta de DRC no solamente verifica que las reglas de diseño se cumplan, sino que también indican las secciones del layout que violan una regla. El layout se considera terminado cuando el diseño no viola ninguna regla. Es recomendable ejecutar la verificación DRC de manera frecuente para detector y corregir tempranamente errores de layout. Ejercicio 2. Llevar a cabo una verificación DRC Utilizando el layout creado en el ejercicio 1, aplique una verificación DRC de acuerdo con las siguientes instrucciones: a) Inicie la verificación DRC picando en LAYOUT/Verify/DRC... b) En la ventana de configuración del DRC, configure Checking Method en flat y Checking limit en full. c) Para elegir únicamente un subconjunto de reglas de diseño para corer la verificación, pique en el botón set Switches junto a la opción switch names. Aparecerá una ventana mostrando los subconjuntos de reglas disponibles. d) En esa ventana, seleccione no_coverage. Pique OK para correr la verificación. Si el layout tiene errores, las secciones defectuosas empezarán a parpadear. Los errores más frecuentes son aquellos relacionados con espaciamiento entre estructuras y se identifican porque incluyen el término Spacing en los mensajes mostrados en la CIW como resultado de la verificación. Este tipo de error está causado por distancias muy pequeñas entre estructuras. 5

6 Figura 4. Ejemplo de definición de reglas de diseño En las etapas iniciales del layout pueden ignorarse el mensaje de error floating poly. El error floating Poly define una compuerta flotante, es decir, que aún no está conectada. e) Pique LAYOUT/Verify/Markers /Find... para obtener información sobre las reglas de diseño violadas. Elija Zoom to marker para encontrar el área del layout que contiene el error. Pique next para lograr un acercamiento al error y desplegar la explicación del mismo. f) Los marcadores de error pueden eliminarse picando LAYOUT/Verify/Markers /Delete All Protocolo a) Entregue los dibujos del ejercicio 1 y la descripción functional del circuto, así como la descripción de las funciones de los components del layout. b) Explique las dimensiones de los transistors en la figura 3. c) Explique el término "área activa" 6