11. Identificadores. Identificadores básicos: Identificadores extendidos: Identificadores inválidos: Ejemplo de identificadores válidos:

Transcripción

1 11. Identificdore Nomre que identific eñle, vrile, contnte, proceo, entidde, rquitectur, lirerí, funcione, procedimiento, li, puerto, genéricoy plr clve Do tipo: áico y extendido Identificdore áico: No puede er un plr clve (proce, ignl, nd, entity) Empiezn por letr Compueto por cráctere lfnumérico Puede incluir _, no do conecutivo o como último Inenile myúcul/minúcul Identificdore extendido (VHDL 93): Comprendido entre \\ Puede contener culquier crácter Senile myúcul/minúcul 11. Identificdore Identificdore áico: MultipleXor_1 multiplexor_1 multiplexor1 Identificdore extendido: /multiplexor #1/ /MultipleXor #1/ Identificdore inválido: AND 2Dec_1 MUX_ Plr clve Identicdore áico igule Inenile myu/minu No empiez por letr Finliz con _ Identicdore extendido diferente Seniel myu/minu MUX-1 MUX#1 MUX 1 Ejemplo de identificdore válido: proceo_mux_1_3 Entidd3TO5A /@1 Proceo MUX-1/ / &Proceo%MUX$1/ Contine cráctere no lfnumérico Contine do _ conecutivo Cráctere lfnumérico y _ Empiez por letr Cráctere entre // entity MyX_1_1 i port( \ 1\ : in it; \in\ : in it; \ -2\ : out it); end entity;

2 12. Literle Vlor que e ign un eñl, vrile, contnte directmente en l decripción VHDL Cinco tipo: numérico, enumerdo, cden de cráctere, cden de it y null Numérico: entero, rele y fíico Por defecto en e 10 (literl deciml). Be de 2 16 Formto entero:[e#]entero[#[eexponente]] Formto rel:[e#]entero.entero[#[eexponente]] Formto fíico: entero o rel eguido de unidd fíic Puede incluir _, no do conecutivo o como último #2_54# 10#254#E0 16#FE# 2#1111_11_10# 2#1111_11_1#E1 100E+3 2#1#E $FE % *10^3= *2^10= #25_400.0#E-3 16#FE.0#E-1 16#F.E# 2#1111_1110.0#E /10^3= /16^ *16^-1 254/2^ m u e+9 p Unidde fíic de tipo time 12. Literle Enumerdo: L definición de enumerdo e un lit de identificdore El literl e l ignción de un identificdor del tipo enumerdo type \ Tipo AXT \ i (A,X,\NULL\,\?#@! \, T); contnt cte_: \ Tipo AXT \ :=A; contnt cte_null: \ Tipo AXT \ :=\NULL\; contnt \cte?#@! \: \ Tipo AXT \ :=\?#@! \; Lit de identificdore en definición de tipo enumerdo de identificdor \ Tipo AXT \ Cden de cráctere: Definido entre Cden de it: Definido entre Formto: [letr_e] cden_it Por defecto en e 2. X pr hex, O pr oct, B in Puede incluir _, no do conecutivo o como último "1111_1111" B"1111_1111" B" " X"FF" O"377" Literle del tipo enumerdo

3 12. Literle null: No ignción de un vlor Se u hitlmente en ignción when other=>null dentro de un entenci ce lirry ieee; ue ieee.td_logic_1164.ll; entity mux i port( : in td_logic_vector(1 downto 0);,: in td_logic_vector(1 to ); o: out td_logic_vector(7 downto 0)); end entity; mux 2 o rchitecture com1 of mux i \ p#1 \:proce(,,) ce i when "00"=> o<=; when "01"=> o<=; end ce; end; when other=> o<=(other=> X ); Vlor por defecto de o: X imulción 0 ó 1 en íntei Todo lo co deen etr cuierto (1:) (1:) 0 1 (0) o(7:0) 12. Literle null: No ignción de un vlor Se u hitlmente en ignción when other=>null dentro de un entenci ce rchitecture com2 of mux i \ p#1 \:proce(,,) o<=(other=>'x'); ce i when "00"=> o<=; when "01"=> o<=; when other=> null; end ce; end; Tom vlor por defecto No hy vlor por defecto: l ignción de eñl null infiere ltch end; rchitecture eq of mux i \ p#1 \:proce(,,) ce i when "00"=> o<=; when "01"=> o<=; when other=> null; end ce; (1:) (1:) 0 1 o(7:0) (1:) (1:) 0 1 d q D-ltch e o(7:0) (0) (0) (1)

4 13. Comentrio Sólo un líne, comenzndo por -- y cndo l finl de l líne Puede contener culquier crácter Se un generlmente pr comentr código Tmién e udo por lo intetizdore pr directiv A<=B; --Comienz comentrio culquier y termin l finl de l líne --Pr continur el comentrio en l iguiente líne dee empezr con -- --ynthei trnlte_off código no intetizle tetech, verificción --ynthei trnlte_on Directiv pr intetizdor Pr el imuldor on comentrio --ynopi trnlte_off código no intetizle tetench, verificción --ynopi trnlte_on 14. Atriuto Permite otener informción de tipo de dto, eñle, vrile (u)tipo, configurcione, rquitectur, pquete y generr código con dependenci Exiten triuto predefinido y definido por uurio No todo lo triuto predefinido on intetizle Lo triuto intetizle generlmente on: high low left right rnge revere_rnge event Todo lo tipo: T e Todo lo eclre: T left T right T low T high T cending T imge(x) T vlue(x) devuelve el (u)tipo e de T vlor má l izquierd de T vlor má l derech de T vlor menor de T vlor myor de T ooleno true i T e de rngo cendente cden de texto del vlor X del tipo T vlor de T repreentdo en texto X

5 14. Atriuto Eclre enumerdo y fíico: T po(x) T vl(x) T ucc(x) T pred(x) T leftof(x) T rightof(x) poición de X en T vlor de T en l poición X vlor de T en poición poterior X vlor de T en poición nterior X vlor de T en poición izquierd X vlor de T en poición derech X Arry: Si T e un rry de 1 dimenión, (n) no prece T left[(n)] vlor má l izquierd de T[(n)] T right[(n)] vlor má l derech de T[(n)] T low[(n)] vlor menor de T[(n)] T high[(n)] vlor myor de T[(n)] T rnge[(n)] rngo de T[(n)] T revere_rnge[(n)] rngo invertido de T[(n)] T cending[(n)]ooleno true i T[(n)] e de rngo cendente 14. Atriuto Signl: Aquello triuto con [(t)] e tom por defecto t= S event ooleno true i S ufre evento en el ciclo imulción ctul S ctive ooleno true i S recie ignción en ete ciclo imulción S lt_event tiempo dede último evento en S S lt_ctive tiempo dede últim ignción S S lt_vlue nterior vlor de S depué del último evento S driving ooleno true i todo lo elemento de S tienen ignción dentro del proceo S driving_vlue vlor del driver de S dentro del proceo que ign vlor S S delyed[(t)] eñl derivd de S, retrdd t S tle[(t)] eñl oolen true i S no h ufrido evento durnte t S quiet[(t)] eñl oolen true i S no h reciido ignción durnte t S trnction eñl tipo it que conmut i S recie ignción Entidde: E imple_nme cden de cráctere con el nomre de l entidd E E pth_nme cden de cráctere con l jerrquí del dieño ht E E intnce_nme cden de crctere con l jerrquí del dieño ht E, incluyendo lo nomre de l intnci

6 14. Atriuto Ejemplo del uo de triuto en un umdor erie de 4-it: otiene l um prcil de lo 4-it de l entrd cd de reloj, empezndo por lo LSB. Se dee reeter (reet íncrono) nte de empezr umr. 4 4 dder rt 4 o 4 4 cout Σ cin q 4 DFF rt d o lirry ieee; ue ieee.td_logic_1164.ll; ue ieee.td_logic_rith.ll; rt entity dder i port(,rt: in td_logic;,: in td_logic_vector(3 downto 0); o: out td_logic_vector(2 to 5)); end; 14. Atriuto rchitecture eh of dder i ignl crry: td_logic; ignl o_int: td_logic_vector(o'rnge); o<=o_int; --permite leer puerto o de lid p_o: proce(,,crry) vrile um: unigned(o'revere_rnge); um:=unigned()+unigned(); if crry='1' then um:=um+1; o_int<=td_logic_vector(um); Señle. Se ctulizn l finlizr el ciclo ctul de imulción Form de leer un puerto de lid. Se declr un eñl intern, y e ecrie y lee en et. Dee her un ignción l eñl de lid con l eñl intern Lógic comincionl. Tod l eñle leid en l lit de eniilidd p_crry: proce() li m_: td_logic i ('left); li m_: td_logic i ('high); li m_o: td_logic i o_int(o_int'low); if riing_edge() then --'event nd ='1' if rt='1' then crry<='0'; ele Función riing_edge declrd en pquete td_logic_1164 Ali e dr otro nomre un eñl o prte de eñl crry<=(m_ nd m_)or(not m_o nd(m_ or m_)); end; Lógic ecuencil íncron. L eñl de reloj en l lit de eniilidd y entenci de comproción de flnco de reloj

7 15. Ojeto VHDL Tipo de ojeto que e un en l unidde de dieño: Contnte Vrile Señle Ali Fichero Suprogrm: Funcione Procedimiento Contnte Ojeto de un tipo de dto, cuyo vlor no puede er cmido un vez inicilizdo L contnte deen er declrd e inicilizd en l mim entenci, excepción de l contnte diferid contnt contnte : tipo := vlor; Un contnte diferid e declr dentro de un pquete, pero e inicilizd en el cuerpo del pquete pckge pquete i contnt contnte : tipo1 := vlor1; contnt cont_diferid : tipo2; end pckge pquete; pckge ody pquete i contnt cont_diferid : tipo2 := vlor2; end [pckge ody] [pquete];

8 15.2. Vrile Ojeto de un tipo de dto, cuyo vlor puede er cmido Al declre pueden inicilizre un vlor L vrile on declrd dentro de lo proceo y uprogrm(funcione, procedimiento) y on locle et [proceo:] proce [(lit_eniilidd)] [i] vrile nomre_vle : tipo [:= vlor_inicil]; nomre_vle:=igncion; end proce [proceo]; L vrile comprtid (hred) pueden er declrd fuer de proceo o funcione y comprtid por vrio proceo y funcione. No on intetizle y no e recomendle u uo por poder llevr reultdo impredecile rchitecture rquitectur of entidd i hred vrile nomre_vle : tipo [:= vlor_inicil]; end [rchitecture] [rquitectur]; Vrile Se ign vlor vrile con vrile:=expreión; L vrile no tienen memori: Su ignción tiene efecto inmedito en el mimo ciclo de imulción No e poile epecificr retrdo en l ignción Un ól ignción concurrente, excepto tipo hred

9 15.3. Señle Ojeto de un tipo de dto, cuyo vlor puede er cmido Al declre pueden inicilizre un vlor Lo puerto I/O declrdo en un entidd on eñle L eñle on declrd en rquitectur, y on comprtid por todo lo proceo, igncione concurrente e intnci componente rchitecture rquitectur of entidd ignl nomre_ig : tipo [:= vlor_inicil]; [proceo:] proce [(lit_eniilidd)] [i] nomre_ig<=ignción; end proce [proceo]; nomre_ig<=ignción; intnci: componente(,nomre_ig,); end [rchitecture] [rchitectur]; L eñle tmién pueden er declrd en uprogrm (funcione o procedimiento) y loque, iendo locle eto. L eñle tmién pueden er declrd en pquete y viile en l unidde de dieño que referencin el pquete Señle Se ign vlor eñle con eñl<=expreión; L vrile tienen memori: Su ignción no tiene efecto inmedito en el mimo ciclo de imulción (mínimo retrdo ) Poile epecificr retrdo en l ignción (por defecto ) Poile vri igncione concurrente i e de tipo reuelto L eñle incronizn proceo (y igncione concurrente): Cundo un eñl ufre un evento, ctiv lo proceo que leen et eñl Al finlizr todo lo proceo ctivdo, e vnz el ciclo de imulción ht el iguiente evento ore un eñl T+10n <=not fter 10 n; T DUT: precler(,rt,o); T T proce() cnt<=cnt+1; T+ o<= 1 when cnt=3 ele 0 ; T+2δ proce(,o)

10 15.3. Señle Un vlor contnte inicil ddo un eñl no e intetizle, iendo ignordo por el intetizdor. Pr ignr un vlor contnte inicil e dee ur un eñl de reet rchitecture im of dder i ignl crry: td_logic:='0'; p_crry: proce() if riing_edge() then crry<= end; Vlor inicil de eñl crry. E ignordo por el intetizdor, ólo válido pr imulción. Proceo ctivdo por un evento en rchitecture ynch of dder i ignl crry: td_logic; p_crry: proce(,rt) if rt='1' then crry<='0'; elif riing_edge() then crry<= end; Un eñl de reet íncrono iniciliz el vlor de crry Proceo ctivdo por un evento en o en rt rchitecture ynch of dder i ignl crry: td_logic; p_crry: proce() if riing_edge() then if rt='1' then crry<='0'; ele crry<= end; Un eñl de reet íncrono iniciliz el vlor de crry Proceo ctivdo por un evento en Señle L epecificción de retrdo e ignord en l íntei, ólo e u pr modelizción y imulción Do tipo de retrdo: trnporte e inercil Retrdo de trnporte: model retrdo de propgción en líne de trnmiión eñl<=trnport expreión fter dely; Retrdo inercil (por defecto): model retrdo de conmutción en dipoitivo. Lo pulo má corto que el epecificdo en dely no on trnmitido. eñl<=[inertil] expreión fter dely; El retrdo inercil puede epecificr l nchur mínim de pulo. Son trnmitido lo pulo má lrgo que el epecificdo en dely2 eñl<=reject dely2 inertil expreión fter dely;

11 15.3. Señle 10n 5n <=trnport not fter 10 n; 4n <=not fter 10 n; Pulo <10n no trnmitido <=reject 4 n inertil not fter 10 n; Pulo >4n trnmitido Señle Ejemplo: Se pretende intetizr un multiplexor de cutro entrd de -it, incronizdo por flnco de reloj, con diferente decripcione de comportmiento con eñle y vrile lirry ieee; ue ieee.td_logic_1164.ll; entity ynch_mux i port( : in td_logic; : in td_logic_vector(0 to 1);,,c,d: in td_logic_vector(7 downto 0); o: out td_logic_vector(7 downto 0)); end entity; 2 00 c d d q DFF o c d 2 ynch_mux o d o

12 15.3. Señle rchitecture vr0 of ynch_mux i proce(,,,,c,d) vrile x: td_logic_vector(o'rnge); ce i when "00"=> x:=; when "01"=> x:=; when "10"=> x:=c; when other=> x:=d; end ce; if flling_edge() then o<=x; end rchitecture; Dentro de lo proceo, l igncione on ecuencile rchitecture ig0 of ynch_mux i ignl x: td_logic_vector(o'rnge); proce(,,,,c,d) ce i when "00"=> x<=; when "01"=> x<=; when "10"=> x<=c; when other=> x<=d; end ce; if flling_edge() then o<=x; end rchitecture; x d o d x d o d Señle rchitecture ig0 of ynch_mux i ignl x: td_logic_vector(o'rnge); proce(,,,c,d) ce i when "00"=> x<=; when "01"=> x<=; when "10"=> x<=c; when other=> x<=d; end ce; proce() entre ello if flling_edge() then o<=x; end rchitecture; Un ignción de eñl e un proceo. Hy un decripción de proceo equivlente Lo proceo on concurrente entre i. D igul el orden rchitecture ig0 of ynch_mux i ignl x: td_logic_vector(o'rnge); with elect x<= when "00", when "01", c when "10", d when other; proce() if flling_edge() then o<=x; end rchitecture; x d o d x d o d

13 15.3. Señle rchitecture vr1 of ynch_mux i proce() vrile x: td_logic_vector(o'rnge); if flling_edge() then ce i when "00"=> x:=; when "01"=> x:=; when "10"=> x:=c; when other=> x:=d; end ce; o<=x; end rchitecture; rchitecture ig1 of ynch_mux i ignl x: td_logic_vector(o'rnge); proce() if flling_edge() then ce i when "00"=> x<=; when "01"=> x<=; when "10"=> x<=c; when other=> x<=d; end ce; o<=x; end rchitecture; x d x d o d o d c d Señle El reultdo de l íntei e el eperdo en tod l rquitectur, excepto ig1, coincidiendo el reultdo intetizdo pr o con l imulción de l lid o c d d q DFF vr0,ig0,ig0 ig0,vr1 DFF El reultdo de l íntei de l rquitectur ig1 e diferente l reto, y que l imulción de l eñl de lid o e diferente o d q d q DFF ig1 o rchitecture ig1 of ynch_mux i ignl x: td_logic_vector(o'rnge); proce() if flling_edge() then ce i when "00"=> x<=; when "01"=> x<=; when "10"=> x<=c; when other=> x<=d; end ce; o<=x; end rchitecture; x d o d 00

14 15.4. Ali Permiten dr un nomre lterntivo un ojeto (eñl, vrile, contnte o fichero) y credo. li nomre : tipo i nomre_ojecto; Normlmente e un pr mejorr l legiilidd del código, l definir con nomre lterntivo porcione de otro ojeto Hy intetizdore que no lo oportn ignl intruction: it_vector(15 downto 0); li fll: it_vector i intruction; li rev: it_vector(fll'revere_rnge) i fll(fll'rnge); li op: it_vector(3 downto 0) i intruction(15 downto 12); li rc: it_vector(1 downto 0) i intruction(11 downto 10); li dt: it_vector(1 downto 0) i intruction(9 downto ); li dt: it_vector(0 to 7) i intruction(7 downto 0); intruction full rev op dt rc dt Suprogrm Decrien el comportmiento de prte de un item. L decripción del comportmiento e imilr l ud en lo proceo Pueden declre y ure pquete, rquitectur, proceo, o dentro de otro uprogrm Compueto de do prte: Declrción: nomre y prámetro entrd y lid. E opcionl i el cuerpo etá dentro de l rquitectur, proceo, u otro uprogrm. Oligdo i etá dentro de un pquete Cuerpo(ody): implementción del comportmiento. Etá en el cuerpo del pquete, o en l zon de declrcione de l rquitectur, proceo o uprogrm. E poile l orecrg Do tipo de uprogrm: funcione y procedimiento

15 15.5. Suprogrm Funcione: Retornn un vlor, precin de return expreión Se imuln intntánemente, no permiten retrdo ni wit No e poile ignción de eñle dentro de l función, ólo e poile ignción vrile No pueden modificr lo prámetro de entrd Llmd: ocición poicionl o nomrd eñl<=función(pr1,pr2); eñl<=función(ctm=>prm,ctn=>prn,); vrile:=función(pr1,pr2); vrile:=función(ctm=>prm,ctn=>prn,); E poile l orecrg de operndo undo como nomre de l función operndo function función(pr1: tipo1; pr2: tipo2; ) return tipo; function función(pr1: tipo1; pr2: tipo2; ) return tipo i --declrcione vrile, contnte, li, (u)tipo, uprogrm; --entenci ecuencile imilre l de lo proceo; --no igncione eñle ni retrdo ni wit end [function] [función]; Suprogrm Ejemplo: Decodificdor BCD LCD 7 egmento genérico pr vrio dígito, emplendo funcione dentro en un pquete 4*digit 4*digit LCD e function dec7eg 7*digit d 7*digit q DFF e e lirry ieee; ue ieee.td_logic_1164.ll; ue work.pquetelcd.ll; entity LCD i generic(digit: integer:=4); port(,e: in td_logic; : in td_logic_vector (digit*4-1 downto 0); : out td_logic_vector (digit*7-1 downto 0)); end entity; rchitecture eh1 of LCD i proce() if riing_edge() then if e='1' then <=dec7eg(); end rchitecture; Genérico digit (por defecto 4) pr definir el tmño de lo ue entrd y lid Apertur del pquete pquetelcd donde e declr e implement l función dec7eg ud en l rquitecutur eh1. Llmd l función por ocición poicionl

16 15.5. Suprogrm lirry ieee; ue ieee.td_logic_1164.ll; ue ieee.td_logic_rith.ll; pckge pquetelcd i function dec7eg(:unigned(0 to 3)) return td_logic_vector; function dec7eg(:td_logic_vector) return td_logic_vector; end pckge; Declrción del pckge pquetelcd. Contiene declrcione Do funcione orecrgd dec7eg pckge ody pquetelcd i function dec7eg(:unigned(0 to 3)) return td_logic_vector i vrile : td_logic_vector(0 to 6):=" "; ce conv_integer() i when 0=> :=" "; when 1=> :=" "; when 2=> :=" "; --reto de condicione when 15=> :=" "; when other=> null; end ce; return ; end function; --continu el pquete en l iguiente págin Cuerpo del pckge pquetelcd, donde etán lo cuerpo de l funcione declrd Cuerpo de l función dec7eg con prámetro de entrd de tipo unigned(0 to 3) Implement un decodificdor BCD 7 egmento Suprogrm Sintetizle, y que tod l opercione ritmétic e hcen con contnte, un vez e llm l función dede l rquitectur eh1 --continución del pquete de l nterior págin function dec7eg(:td_logic_vector) return td_logic_vector i vrile digit:integer:='length/4; vrile : td_logic_vector(digit*7-1 downto 0); vrile 0: unigned(3 downto 0); ert 'length rem 4=0 nd not 'cending report "Tmño de u incorrecto o rngo cendente" everity FAILURE; for i in 1 to digit loop 0:=unigned((i*4-1 downto (i-1)*4)); (i*7-1 downto (i-1)*7):=dec7eg(0); end loop; return ; end function; end pckge ody; Reultdo de lid de l función Cuerpo del pckge pquetelcd, donde etán lo cuerpo de l funcione declrd Cuerpo de l función dec7eg con prámetro de entrd de tipo td_logic_vector Implement vrio decodificdore BCD 7 egment Llmd l función previmente implementd: dec7eg(:unigned) return td_logic_vector, por ocición poicionl Divide el dto de entrd en conjunto de 4-it (1 dígito BCD) pr dr lid 7-it (1 dígito 7 egmento), undo un ucle Comproción de prámetro de entrd e correcto. Si no e cumple l condición el imuldor c el report por l conol y FAILURE (definido en el pquete tndrd) termin l imulción. El intetizdor ignor el ert

17 15.5. Suprogrm Procedimiento: No retornn un vlor, ino modific prámetro de entrd Se pueden imulr con retrdo y entenci wit, unque no uele er intetizle con wit E poile l ignción de eñle o vrile dentro del procedimiento Pueden modificr lo prámetro de entrd Llmd: proced(pr1,pr2,); proced(ctn=>prn,ctm=>prm,); procedure proced( [contnt vrile ignl file] pr1: [in out inout] tipo1; ); procedure proced( [contnt vrile ignl file] pr1: [in out inout] tipo1; )i --declrcione vrile, contnte, li, (u)tipo, uprogrm; --entenci ecuencile imilre l de lo proceo; --igncione eñle y/o vrile, con o in retrdo y wit end [procedure] [proced]; Por defecto modo in pr prámetro lectur. Por defecto e ojeto contnt Modo out pr prámetro ecritur. Por defecto e ojeto vrile Modo inout pr prámetro lectur/ecritur. Por defecto e ojeto vrile Si e ojeto de tipo file no llev modo Suprogrm Ejemplo: Decodificdor BCD LCD 7 egmento genérico pr vrio dígito, emplendo procedimiento locl dentro de un proceo, demá de l funcione declrd en pquetelcd lirry ieee; ue ieee.td_logic_1164.ll; ue ieee.td_logic_rith.ll; ue work.pquetelcd.ll; rchitecture eh2 of LCD i proce(,e) procedure ynch_dec7eg( ignl : in td_logic; ignl din: in td_logic_vector; ignl dout: out td_logic_vector) i if riing_edge() then dout<=dec7eg(=>din); end procedure; if e='1' then ynch_dec7eg(din=>,=>,dout=>); end rchitecture; Proceo que llm l procedimiento cundo l hilitción e= 1 Cuerpo de un procedimiento locl l proceo. Decodific incronmente con de dígito BCD 7 emento, undo l función dec7eg del pckge pquetelcd, llmd con ctul Llmd l procedimiento con ctul: ynch_dec7eg(ignl ; in td_logic; )