Prof: Zulay Franco 1

Transcripción

1 Biestables 1.1 Itroducció Ua vetaja importate de los sistemas digitales sobre los aalógicos es la capacidad de almacear fácilmete grades catidades de iformació por periodos cortos o largos. Esta capacidad de memoria es la que hace que los sistemas digitales sea versátiles y adaptables a muchas situacioes. El dispositivo electróico fudametal para guardar iformació es el biestables. El biestable es el Circuitos Lógico Secuecial, (CLS), más elemetal. Los Circuitos Lógicos Secueciales so aquellos circuitos dode el estado lógico de salida e cualquier istate de tiempo es fució de los estados lógicos de las etradas exteras y de la iformació almaceada hasta ese mometo. A cotiuació se hará u estudio detallado de los diferetes tipos de biestables. 1.2 Biestables El biestable es u circuito lógico secuecial capaz de almacear u BIT, es u compoete electróico que debido a su implemetació puede memorizar u estado lógico, bie sea el uo ó el cero. Si el biestable almacea u cero lógico se dice que el biestable se ecuetra e estado de ESET y si el biestable almacea u uo lógico se dice que el biestable se ecuetra e estado de SET. Por teer estos dos estados estables a su salida: SET y ESET, a este circuito lógico se le da el ombre de biestable. Partiedo de que u biestable es u circuito lógico secuecial (CLS) etoces el estado lógico de salida (estado futuro (+1) ) depede de los estados lógicos de sus etradas de exteras y del estado lógico que almacea e ese mometo (estado presete ). Está codició de que el estado lógico de salida depeda del dato almaceado, es la diferecia fudametal co los circuitos lógicos combiacioales (CLC), dode para ua combiació de etrada siempre se va teer el mismo estado lógico a la salida, mietras que e los CLS si se aplica igual combiació e la etrada se puede teer diferete estado lógico a su salida, si el dato almaceado es diferete. La retroalimetació de la salida hacia la etrada Prof: Zulay Fraco 1

2 da la codició de memoria e los circuitos secueciales. El biestable más secillo de implemetar, se muestra e la figura 1.1. Dispoe de ua salida geeralmete llamada a través de la cual se puede visualizar el dato almaceado y otra salida correspodiete al egado del dato almaceado, llamada. E este circuito para almacear u uo lógico (=1) se debe colocar u cero lógico e la etrada del iversor1 ó y u lógico e la etrada del iversor2 y si se quiere almacear u cero lógico (= 0 ) se debe colocar u uo lógico e la etrada del iversor1 ó y cero lógico e la etrada del iversor Figura Biestable El problema que preseta el circuito de la figura 1.1 es o dispoer de señales de etradas exteras que permita fácilmete modificar el dato almaceado, es por ello que se implemeta biestables co etradas exteras llamadas etradas de excitació. E la figura 1.2 se preseta la simbología de u biestable, dispoe de uas etradas llamadas etradas de excitació a través de las cuales se puede modificar el dato almaceado y ua salida geeralmete llamada a través de la cual se puede visualizar el dato almaceado, e alguos casos los fabricates de estos circuitos lógicos proporcioa otra salida correspodiete al egado del dato almaceado, llamada. Simbología: Etradas de Excitació. Biestable Salidas Clasificació de los biestables Los biestable se puede clasificar e: Figura 1.2. Símbolo de u biestable. Prof: Zulay Fraco 2

3 a) Segú dispoga ó o de ua etrada de cotrol que geeralmete se le deomia etrada de habilitació o etrada de reloj (Clk) los biestables se clasifica e Asícroos y Sícroos. Si el biestable o dispoe de la etrada de cotrol ó reloj el biestable es asícroo, e estos dispositivos e cualquier istate de tiempo colocado los estados lógicos adecuados e las etradas de excitació se puede modificar el dato almaceado, mietras que si el biestable dispoe de la etrada de cotrol o reloj, el biestable es sícroo, e estos dispositivos el dato almaceado se puede modificar a través de sus etradas de excitació solamete cuado la etrada de cotrol ó etrada de reloj lo idique, es decir o se puede modificar el dato e cualquier istate de tiempo. Los biestables sícroos a su vez, se clasifica e: Sícroo activados por ivel: Aquellos que se habilita ó activa al colocar u ivel lógico e la etrada de reloj (ivel alto ó ivel bajo), estos biestables sícroos se le llama latch Sícroos activados por flaco: Aquellos que se habilita ó activa al detectar u trasició lógica de bajo a alto (flaco de subida) ó de alto a bajo (flaco de bajada) e la etrada de reloj, estos biestables sícroos se le llama flip-flop. La simbología de los flip-flop se diferecia de la simbología utilizada para los latch e la flecha (>) que se ecuetra e la etrada de reloj, la cual idica que los biestables so disparos ó activados por flaco. E la figura 1.3 se preseta la simbología utilizada por alguos los fabricates de biestables. Etradas de Excitació. Biestable Etradas de Excitació. Biestable Etradas de Excitació. Biestable Clk a) b) c) Figura 1.3. Simbología de a) biestable asícroo. b) Latch. c) Flip-flop El tipo de señal que geeralmete es utilizada para habilitar el biestable sícroo, es ua señal TTL como la mostrada e la figura 1.4. Clk Flaco de subida Nivel Alto Flaco de bajada Clk Nivel Bajo Figura 1.4. Ejemplo de señal de reloj (Clk) b) Los biestables tambié se puede clasificar segú el tipo de etradas de excitació que dispoe el circuito, es decir se tiee biestables del tipo: Prof: Zulay Fraco 3

4 -S J-K T D E la figura 1.5 se preseta diferetes simbologías: biestable asícroo y biestables sícroos. S. Biestable D Biestable J K. Biestable Clk a) b) c) Figura 1.5. Simbología de a) biestable asícroo tipo -S. b) Latch tipo D. c) Flip-flop tipo J-K Clk Ua forma útil de represetar el comportamieto de u biestable es mediate su tabla de la verdad o característica y su tabla de excitació. La tabla de la verdad ó característica: E ella se expresa el estado futuro +1 que se tedrá a la salida del biestable e fució del estado de sus etradas exteras (excitació y señal de reloj si el biestable es sícroo) y el estado presete a su salida. Para estos circuitos se debe teer e cueta que las etradas exteras debe cumplir co: ua combiació para realizar SET, ua combiació para realizar ESET, y ua combiació para quedar e la codició de MEMOIA. Tabla de excitació: E ella se expresa que valores debe teer las etradas exteras del biestable para que la salida realice ua trasició de estado ( SET -> ESET ó ESET -> SET) o se quede e la codició de MEMOIA. 1.3 Biestables asícroo -S Posee dos etradas de excitació y S, que sigifica ESET y SET respectivamete. Estas etradas puede ser activas e alto o e bajo, pero solo debe estar activa ua a la vez. E la figura 1.6 se preseta la simbología: Prof: Zulay Fraco 4

5 Simbología: S S a) b) Figura 1.6. Simbología de biestable asícroo -S. a) Etradas de excitació activas e alto. b) Etradas de excitació activas e bajo. E este tipo de biestable si ambas etradas se ecuetra desactivadas el biestable retiee idefiidamete el dato que se ecuetra almaceado (MEMOIA). Si se activa la etrada S y la etrada se ecuetra desactivada el biestable lleva su salida a uo lógico si importar el dato almaceado, es decir si el dato almaceado es cero lógico lo cambia a u uo lógico y si el dato almaceado es uo lógico lo deja co ese estado, para esta combiació e las etradas se realiza u SET, ua vez desactivada la etrada S el biestable queda co la combiació e las etradas para que se quede e MEMOIA. Si se activa la etrada y la etrada S se ecuetra desactivada el biestable lleva su salida a 0 lógico si importar el dato almaceado, es decir si el dato almaceado es uo lógico lo cambia a u cero lógico y si el dato almaceado es cero lógico lo deja co ese estado, para esta combiació e las etradas se realiza u ESET, ua vez desactivada la etrada el biestable queda co la combiació e las etradas para que se quede e MEMOIA. Si ambas etrada y S se activa al mismo tiempo el biestable lleva su salida a u estado lógico que puede ser cero ó uo, depediedo si las etradas de excitació del biestable so activas e alto ó e bajo, ete este caso se está realizado u SET y u ESET al mismo tiempo y cuado se desactiva ambas etradas, o se sabe e forma determiate cual será el dato almaceado, si u uo ó u cero lógico, pues depedería de los tiempos de respuesta de las compuertas utilizadas e la implemetació, es decir el estado futuro es ambiguo. Partiedo de que el elemeto secuecial más secillo es el biestable elaboramos su tabla característica e fució de las etradas exteras y el estado presete a la salida ( ). E la tabla 1.1 se preseta la tabla característica para el biestable S asícroo co etradas de excitació activas e alto y e la tabla 1.2 se preseta la tabla característica para el biestable S asícroo co etradas de excitació activas e bajo. Prof: Zulay Fraco 5

6 S I I }memoria (ambas etradas desactivadas) }set ( desactivada, S activa) }reset ( activa, S desactivada) }idetermiado ó ambiguo su estado futuro +1+( (ambas etradas activas) ( Tabla 1.1 Tabla característica de u biestable asícroo -S activo e alto S I I } idetermiado ó ambiguo su estado futuro +1+( (ambas etradas activas) }reset ( activa, S desactivada) }set ( desactivada, S activa) }memoria(ambas etradas desactivadas) Tabla 1.2. Tabla característica de u biestable asícroo -S activo e bajo. E la figura 1.7 se ilustra el motaje de u biestable asícroo -S activo e alto, dode ormalmete las etradas de excitació se ecuetra desactivadas ( y S e cero lógico), es decir el biestable matiee idefiidamete el dato que tiee almaceado, y e el istate que se desee se puede modificar a través de la activació de ua de sus etradas de excitació. Los pulsadores utilizados e la figura so ormalmete abierto (NA). Prof: Zulay Fraco 6

7 V cc S Figura 1.7. Motaje de u biestable asícroo -S activo e alto Implemetació del biestable asícroo -S activo e alto Para implemetar u biestable -S co etradas de excitació activas e alto (1 lógico) se debe utilizar compuertas NO e la cofiguració que se muestra e la figura 1.8. Se asigara las variables X, Y a las etradas de excitació para posteriormete deducir cual es la etrada de eset () y cuál es la etrada de Set (S), ua vez realizado su estudio. X Y NO Figura 1.8. Implemetació del biestable asícroo -S activo e alto. Evaluado cada ua de las cuatros combiacioes posibles e las etradas del circuito de la figura 1.8 (X, Y) para cada uo de los dos estado lógico posible almaceados ( ), cero lógico ó uo lógico, se obtiee la tabla 1.3. La salida del circuito al colocarle valores e sus etradas puede pasar por estados trasitorios, pero fialmete se estabiliza. Prof: Zulay Fraco 7

8 X Y Tabla 1.3.Tabla característica del circuito de la figura 1.7. Del estudio de la tabla 1.3 se deduce etoces que X viee siedo la etrada ya que al activarse, el estado futuro va ser cero lógico idepediete del estado presete, e Y viee hacer la etrada S ya que al activarse el estado futuro va ser uo lógico idepediete del estado presete. El circuito de figura 1.8 os quedaría etoces de la siguiete forma: S }memoria (ambas etradas desactivadas) }set ( desactivada, S activa) S }reset ( activa, S desactivada) NO }idetermiado ó ambiguo su estado futuro +1+( (ambas etradas activas) Figura 1.9. Biestable asícroo -S co etradas de excitació activas e alto. Ecuació del estado Futuro De la tabla 1.3 y y haciedo uso de mapas de Karaugh, se puede obteer la ecuació para el estado futuro como: Prof: Zulay Fraco 8

9 S S ( S ( S ) ) ( S ) Se puede observar que la ecuació del estado futuro represeta el circuito implemetado co las compuertas NO de la figura 1.9. Tabla de excitació del -S: valores que debe teer las etradas y S para obteer el estado futuro deseado, teiedo e cueta su estado presete. Esta tabla se puede deducir de la tabla característica (Tabla 1.3) si tomar e cueta las combiacioes de las etradas que da el estado de ambigüedad del estado futuro. Es decir para llevar la salida del biestable de u estado presete cero a u estado futuro cero se observa e la tabla de la verdad que puede hacerse colocado = 0 y S= 0 ó colocado = 1 y S= 0,esto quiere decir que si se desea almacear u cero lógico o importa el valor que tega la etrada (habilitada ó deshabilitada) pero la etrada S tiee que estar e cero es decir deshabilitada, y así para cada uo de las casos. E la tabla 1.4 se ilustra el resultado obteido. +1 S 0 0 X X Tabla 1.4.Tabla de excitació de u biestable asícroo -S activo e alto. Ejemplo 1. E la figura 1.10 se muestra el diagrama de tiempo de las señales aplicadas e la etrada -S del biestable asícroo de la figura 1.9, que da como resultado el diagrama de tiempo mostrado para la salida. Se asume que el estado iicial almaceado e el biestable es cero lógico. Prof: Zulay Fraco 9

10 S Figura Ejemplo Implemetació del biestable asícroo -S activo e bajo Para implemetar u biestable _S activo e bajo se utiliza compuertas NAND e la cofiguració que se muestra e la figura 1.11.Se asigara las variables X, Y a las etradas de excitació para posteriormete deducir cual es la etrada de eset () y cuál es la etrada de set (S), ua vez realizado su estudio. X Y NAND Figura Implemetació de u biestable asícroo -S activo e bajo. Evaluado cada ua de las cuatros combiacioes posibles e las etradas del circuito de la figura 1.11 (X, Y) para cada uo de los dos estado lógico posible almaceados ( ), cero lógico ó uo lógico, se obtiee la tabla 1.5. La salida del circuito al colocarle valores e sus etradas puede pasar por estados trasitorios, pero fialmete se estabiliza. Prof: Zulay Fraco 10

11 X Y Tabla 1.5. Tabla característica del circuito de la figura De este estudio de la tabla 1.5 se deduce etoces que X viee siedo la etrada S (Al activarse el estado futuro va ser uo idepediete del estado presete) e Y la etrada (Al activarse el estado futuro va ser uo idepediete del estado presete). El circuito de figura 1.11 os quedaría etoces de la siguiete forma. S +1 S }idetermiado ó ambiguo su estado futuro +1+( (ambas etradas activas) }set ( desactivada, S activa) }reset ( activa, S desactivada) NAND }memoria (ambas etradas desactivadas) Figura Biestable asícroo -S co etradas de excitació activas e bajo Ecuació del estado futuro. De la tabla 1.5 y haciedo uso de mapas de Karaugh, se puede obteer la ecuació para el estado futuro como: Prof: Zulay Fraco 11

12 S S 1 S 1 S(.) Se puede observar que la ecuació del estado futuro represeta el circuito implemetado co las compuertas NAND. Tabla de excitació (Seguir los pasos de la secció 1.3.1) +1 S X X 1 Tabla 1.6. Tabla de excitació de u biestable asícroo -S activo e bajo Circuito itegrado comercial 74XX279: 4 biestables asícroos del tipo S co etradas de excitació activas e bajo. Prof: Zulay Fraco 12

13 Ejemplo 2 Los biestables -S asícroos se puede utilizar como u circuito elimiador de los rebote de cotacto de u iterruptor mecáico. Se puede observar e la figura 1.13 que al llevar el iterruptor de la posició 2 a la posició 1 a la salida (Vsal) se tiee ua señal co trasicioes de voltaje etre 0 y 1 lógico y esto es debido al rebote del iterruptor ates de llegar a su codició de reposo sobre el cotacto 1. El tiempo que permaece este rebote es pequeño, e el orde de los milisegudos, pero seria iaceptable e muchas aplicacioes. +5V 1 Vsal 1 0 ebote 2 Iterruptor a la posició 1 Iterruptor e reposo e la posició 1 Figura Ejemplo 2. Solució: Al colocar u biestable -S e la cofiguració que se preseta e la figura 1.14, se tedrá a la salida (Vsal) ua señal limpia libre de oscilacioes. Al llevar el iterruptor a la posició 1, el biestable almaceara 1 lógico. A pesar de que existe u rebote e la etrada S (comutado etre 0 y 1 lógico) el dato almaceado o cambia durate estas oscilacioes, sigue e 1 lógico, pues al despegarse el iterruptor del cotacto 1, las etradas de excitació del biestable se ecotrara e la codició de memoria y por lo tato la salida permaece co el valor aterior. Prof: Zulay Fraco 13

14 1 1 S Vsal 0 2 Etrada S +5V Iterruptor a la posició 1 ebote Figura Circuito atirrobote basado e u biestable asícroo -S. Prof: Zulay Fraco 14