Convertir a base binaria los siguientes números: ( ) 2 ( ) 2 (235.3) 10 (100) 10 (26.5) 10. Analizar los siguientes circuitos. x y.

Transcripción

1 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 1 Problema 1. Covertir a base decimal los siguietes úmeros: ( ) 2 ( ) 2 ( ) 2 Problema 2. Covertir a base biaria los siguietes úmeros: (235.3) 10 (100) 10 (26.5) 10 Problema 3. Aalizar los siguietes circuitos. x y x y F z (a) F z (b) x1 x2 (c) x3 x4 F x y (d) F b2 a2 (e) X x y (f) b1 z F a1 Y x F x y z F y z (g) (h) Figura Circuitos a aalizar.

2 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 2 Problema 4. Se desea diseñar el circuito de cotrol de ua plata de motaje ecargado de la señal de aviso de evacuació. Para ello se dispoe de tres sesores: A.- sesor de icedio, B.- sesor de humedad y C.- sesor de presió Los materiales co los que se trabaja e dicha plata so tales que so iflamables y sólo tolera uos iveles míimos de presió y humedad de forma cojuta (estos iveles se ecuetra programados e los sesores correspodietes). El circuito a diseñar debe ser tal que active ua señal de alarma cuado exista riesgo para los operarios de la plata. Problema 5. Se desea diseñar u circuito de cotrol de ua máquia trituradora. E esta máquia existe dos sesores de lleado (S1 y S2), que determia el ivel de los elemetos a triturar como se muestra e la figura: S1 P S2 M1 M2 Figura Esquema de la máquia trituradora. Cuado la máquia se ecuetra llea del todo, tiee que etrar e fucioamieto ambos trituradores; cuado se ecuetra medio lleo, sólo tiee que fucioar uo de ellos; mietras que si o se detecta igú elemeto a triturar, ambos motores se ha de parar. Dicha máquia tiee u mecaismo de emergecia a través de u comutador de trituració, de tal forma que cuado está coectado la máquia opera segú su coteido, mietras que si está descoectado, la máquia ha de pararse idepedietemete de su coteido. Problema 6. Se desea diseñar u circuito de iterfaz biaria-decimal, de tal forma que se active ua señal idicado la combiació biaria que se ha itroducido a la etrada. Realizar el diseño para úmeros codificados co dos bits, siedo este elemeto lo que se cooce como decodificador 2:4. Problema 7. Ecotrar ua máquia de estados para los siguietes sistemas: Sistema de detecció de error de u código 2-out-of-5, co u solo caal de etrada por el que recibimos los bits de la palabra secuecialmete (uo detrás de otro). La determiació de la palabra correcta o o deberá coicidir co la llegada del último (quito) bit. Sistema ecargado por la siguiete carta: Querido amigo: Al poco tiempo de comprar esta vieja masió, tuve la desagradable sorpresa de comprobar que está hechizada co dos soidos de ultratumba: u cato picaresco y ua sorisa sardóica. Estos soidos obedece a ciertas leyes e fució del soido de u órgao o al olor de icieso quemado; de tal forma que e cada

3 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 3 miuto el soido está presete o ausete. El estado de cada soido depede del siguiete comportamieto: El cato coservará su estado (presete o ausete) salvo si durate el miuto actual o se oye la risa y toco el órgao, e cuyo caso el cato tomará el estado opuesto. E cuato a la risa, si o quemo icieso, se oirá o o segú el cato esté presete o ausete (de modo que la risa imita al cato co u miuto de retardo). Pero si quemo icieso, la risa hará lo cotrario que hacía el cato. E el caso aterior, cuál será la secuecia de hechos para que o se escuche i el cato i la risa, si iicialmete se escuchaba los dos?, cuáto tiempo pasará hasta que la casa se quede e silecio? Sistema de cotrol de ua escalera mecáica bidireccioal. Para ello dispoemos de dos sesores de presió, P1 y P2, como se muestra e la figura adjuta. Cuado se activa u sesor, la escalera empezará a adar e direcció al sesor restate y o parará hasta que se active el otro sesor. La máquia deberá mostrar el comporamieto de la direcció de los motores, así como su estado (ecedido o apagado). P1 P2 Figura Esquema de la escalera mecáica. Sistema de detecció de fi de cadea e u equipo de telecomuicacioes. El sistema deberá detectar la cadea 101. Sistema de cotrol de u paso a ivel co barreras. El sistema cotará co dos sesores de posició, P1 y P2, a ua distacia igual a 200 m. del paso a ivel. Cómo cambiará el apartado aterior si sabemos que la logitud máxima de los trees que utilizará dicha via o superará los 300 m.? Sistema de cotrol de u ascesor para u edificio de cuatro platas, de tal forma que las salidas debe ser la acció del motor y el setido. Para evitar peticioes simultáeas, el sistema debe icluir las siguietes prioridades e el mismo orde: Mateer e el caso que sea posible el mismo setido (ascedete o descedete) Pasar primero por el piso más próximo al actual Sistema de detecció de error de u código biquiario, co u solo caal de etrada por el que recibimos los bits de la palabra secuecialmete (uo detrás de otro). La determiació de la palabra correcta o o deberá coicidir co la llegada del último bit. Sistema codificador de úmeros biarios aturales a código ray. Los datos tedrá ua logitud de cuatro bits, los cuales irá etrado de forma secuecial (uo detrás de otro). Además de geerar los datos e el uevo código, tambié deberá detectar el fial de u dato y el comiezo del siguiete.

4 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 4 Sistema geerador de paridad para bits que va llegado de forma secuecial (uo detrás de otro). El sistema deberá teer u estado de iicializació para separar ua geeració de otra. Sistema de alarma de ua plata idustrial. E la plata hay elemetos iflamables segú las siguietes codicioes (existe sesores que os idica cuado la presió, desidad y la exposició al sol ha superado su límite): Si la presió del coteedor es igual o superior a 4 uidades, después de haber estado expuesto al sol Si la desidad del coteedor es igual o superior a 5 uidades, después de estar sometido a ua presió mayor o igual a 4 uidades. E el departameto de logística de ua fabrica de pelotas de teis, éstas rueda por ua cita hasta caer e ua caja que está sobre ua cita trasportadora. La cita trasportadora debe dar u paso cuado ua caja esté llea (co u total de tres pelotas), para colocar debajo ua ueva caja. Se desea diseñar el sistema de cotrol de la cita trasporadora, sabiedo que cuado cae ua pelota e la caja activa u sesor de movimieto colocado ecima de la etrada a la caja, como se muestra e la siguiete figura. Las pelotas cae co el suficiete espacio temporal para que o se solape los pulsos del sesor. Pasa ua pelota Sesor S No pasa ada Figura Esquema de la cadea de lleado. Problema 8. Imlpemetar el sistema de cotrol de ua máquia expededora de refrescos. Dicha máquia cotará co las siguietes características: Úicamete dispoe de u tipo de refresco, co u precio total de 32 uidades. Puede admitir moedas por u valor míimo de 1 uidad, a través del puerto moeda. Las moedas so detectadas cuado se produce u cambio e ua señal, deomiada moeda_is. Tiee la capacidad de devolver cambio, co u valor máximo de almaceamieto de 256 uidades. Dispoe de u señal, deomiada botó, para solicitar la expulsió del refresco y la devolució del cambio. Solamete se expulsará el refresco y devolverá el cambio (cuado la señal refresco tome el valor 1, y se devolverá la catidad almaceada e vuelta), cuado se halla itroducido ua catidad superior o igual al precio del refresco.

5 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 5 Se tratará de u sistema sícroo, por lo que existirá ua señal de reloj llamada clk. U posible diagrama ASM corresopdiete a dicha máquia se muestra e la figura 1.5. A cotiuació cometaremos las diferetes partes de dicho diagrama, dividido e cuatro bloques ASM diferetes, segú la fució que deba realizar. E0 E1 catidad = catidad + moeda E2 si moeda_is = 1 o Selecció de refresco si A = catidad - precio o Puertos de etrada moeda (bus) moeda_is Puertos de salida A (bus) refresco Señales iteras catidad (bus) E3 A >= 0 si expulsar refresco devolver A catidad = 0 o Figura Diagrama ASM correspodiete a la máquia expededora de refrescos. El primer bloque, el cual cotiee el estado E0, está formado por ua caja de estados vacía y dos cajas de selecció. La fució de este bloque será la de decidir que operació hay que realizar: acumular la catidad almaceada, o selecció del refresco. Estas operacioes está priorizadas de tal forma que la más prioritaria es la acumulació. La caja de estado debe estar vacía porque si o se seleccioa igú refresco o o se iserte igua moeda, el sistema o debe hacer ada. El segudo bloque, formado por el estado E1, está formado úicamete por ua caja de estados. E dicho bloque se producirá la acumulació de diero para poder obteer el refresco deseado. El tercer bloque, el cual cotiee el estado E2, está formado por ua caja de estados y ua caja de selecció. Tiee la fialidad de chequear la catidad de diero almaceada. El cuarto bloque, el cual cotiee el estado E3, está fromado por ua úica caja de estado. La fialidad de este bloque es devolver elrefresco y el posible cambio. Ua vez que hemos obteido el diagrama ASM, pasamos a obteer los elemetos que cotedrá el procesador, es decir, las diferetes operacioes que debe ser realizadas. Para obteer de forma clara el úmero de compoetes ecesarios para el procesador, vamos a mostrar ua visió segú el ciclo de operació. Dicha visió es mostrada e la

6 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 6 figura 1.6. Úicamete se ha idicado las operacioes que requiere u bloque digital para llevarlas a cabo, por lo que las comparacioes co u bit (moeda_is y selecció de refresco) y las operacioes de expulsió y devolució o ha sido icluidos e el diagrama. E0 E1 catidad = catidad + moeda E2 si moeda_is = 1 o Selecció de refresco si A = catidad - precio o E0 E1 E2 E3 Almacear catidad sumar catidad y moeda Restar catidad y precio comparar catidad y precio E3 A >= 0 si o Iiciar catidad a 0 expulsar refresco devolver A catidad = 0 Figura Diagrama temporal de las operació segú el ciclo de operació. Segú el diagrama aterior, los bloques ecesarios so los siguietes: dos registros, para almacear la catidad acumulada y el cambio. u bloque sumador/restador, para realizar la suma y resta de los estados E1 y E2. Como se ecuetra e ciclos de operació diferetes, el bloque puede ser compartido para realizar ambas operacioes. y u comparador para realizar la comparació etre la catidad almaceada y el precio. Realmete, la comparació idicada e el diagrama ASM es del cambio co 0, pero para evitar problemas co los úmeros co sigo, vamos a realizar la comparació ates mecioada. Por lo tato, el procesador quedaría tal como se muestra e la figura 1.7. Podemos apreciar, que tato al registro como al bloque sumador/restador, le debe llegar etradas diferetes depediedo del ciclo de operació e el que os ecotremos. No obstate, del coexioado os ecargaremos e último lugar. Ua vez que hemos obteido el procesador, el siguiete paso es ecotrar el cotrolador que gobiere la operació del sistema. Para ello obteemos el diagrama de estados directamete del diagrama ASM, el cual se muestra e la figura 1.8. Recordad: ESTE DIARAMA DE ESTADOS NO SE DEBE MINIMIZAR PORQUE YA NO

7 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 7 precio moeda +/- S/R 0 clk clk C C precio 1 A B a<b a=b a>b A<B A=B A>B S1 Figura Procesador de la máquia de refrescos. E3 comparació E3 S1 moeda_is & selecció E2 E0 selecció moeda_is comparació E1 comparació = S1 moeda_is & selecció E0 moeda_is S1 E1 E2 selecció Figura Diagrama de estados. CORRESPONDERÍA AL DIARAMA ASM DE PARTIDA. E este diagrama o aparece las señales de salida, las cuales so el cotrol del bloque sumador/restador, la habilitació de los registros y la expulsió del refresco. No obstate, como la implemetació va a ser ua máquia de Moore, todas estas señales será ua operació combiacioal de las señales de estado del cotrolador. El siguiete paso será la obteció del cotrolador, para lo cual utilizaremos la codificació oe-hot. Por lo tato, las ecuacioes del cotrolador quedará de la siguiete forma: E0 = e0 (moeda_is seleccio) + + S1 + E1 = e0 moeda_is E2 = e0 seleccio E3 = S1 S/R = catidad = + cambio = refresco =

8 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 8 Luego, el esquema del cotrolador sería el mostrado e la figura 1.9. moeda_is seleccio 1 S1 D0 Q0 e0 reg D1 Q1 D2 Q2 S/R = cambio D3 Q3 refresco Figura Esquema del cotrolador. Ates de la uió del procesador y cotroaldor, debemos teer e cueta la coexió del procesador. Si os decatamos por la coexió a través de multiplexores, debemos obteer la matriz de itercoexió. Dicha matriz se muestra e la figura Segú dicha matriz, se ecesitalos siguietes multiplexores y demultiplexores: u multplexor e la etrada de miuedo del bloque sumador/restador de 2:1 u multiplexor e la etrada del registro de catidad de 2:1 u demultiplexor a la salida del bloque sumador/restador. No obstate, este bloque o es ecesario ya que estaría coectado a registros, los cuales úicamete estará habilitados cuado su coexió debe estar habilitada. u demultiplexor a la salida del registro de catidad. No obstate, este bloque o es ecesario ya que estaría coectado a bloques combiacioales, cuyas operacioes o está solapadas e el tiempo. Por lo tato, el procesador quedaría tal y como se muestra e la figura De esta forma, el cotrolador completo estaría formado por la uió del procesador y cotrolador. Dicho esquema se muestra e la figura 1.12.

9 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 9 sumador/restador comparador catidad precio moeda A sumador/restador comparador X X catidad X X precio moeda A X X X Figura Matriz de itercoexioado. catidad clk C precio A B precio moeda /- S/R clk C 1 a<b a=b a>b A<B A=B A>B S1 Figura Procesador utilizado multiplexores como medio de itercoexió.

10 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 10 catidad clk C precio A B precio moeda /- S/R 0 S/R cambio clk C 1 a<b a=b a>b A<B A=B A>B S1 moeda_is seleccio 1 S1 D0 Q0 e0 catidad D1 Q1 D2 Q2 S/R = cambio D3 Q3 refresco Figura Esquema completo del cotrolador de la máquia de refresco.

11 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 11 E el caso de que abordemos la coexió a través de buses, debemos obteer la tabla de trasferecia por ciclos. Dicha tabla se muestra e la figura E ella podemos ver que so ecesarios tres buses diferetes, los cuales será asigados de la forma idicada e la figura Tabla de trasferecia por ciclos E0 E1 E2 E3 sumador/restador + -> catidad + -> A comparador catidad precio moeda catidad -> + catidad -> +, comp 0 -> catidad moeda -> + precio -> +, comp A Asigació de buses E0 E1 E2 E3 bus1 bus2 catidad -> + moeda -> + catidad -> +, comp precio -> +, comp bus3 + -> catidad + -> A 0 -> catidad Figura Matriz de itercoexioado. De esta forma el procesador quedaría de la forma mostrada e la figura 1.14, e la que se ha icluido el sistema completo.

12 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 12 moeda precio 3 A 3 B S/R 1 a<b a=b a>b A<B A=B A>B S1 catidad clk C cambio clk C 0 moeda_is seleccio 1 S1 D0 Q0 e0 catidad D1 Q1 D2 Q2 S/R = cambio D3 Q3 refresco Figura Sistema completo co el itercoexioado basado e buses.

13 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 13 Problema 9. El sistema sobre el que se realizará el diseño se muestra e la figura 1.15, de tal forma que se cotrolará el ivel de u taque de líquido. E ella podemos distiguir el esquema del taque y sus operacioes. Por lo tato, teemos dos señales de cotrol, C 1 y C 0, que determiará la operació que hay que realizar y el detector de ivel del taque, N, que os idicará la capacidad de lleado e cualquier istate de tiempo. Así mismo, tedremos ua etrada más, deomiada R, para u lleado preciso, y dos señales de cotrol adicioales, iicio y parada, para el comiezo de la operació y ua parada de emergecia. etrada Detector de ivel salida C 1 C 0 --> Operació > No operació > Vaciado > Lleado > Nivel = R Figura Esquema de u cotrolador de ivel de u taque de líquido. La operació deberá empezar por u pulso de la señal de iicio. Tras lo cual, comezará la operació determiada por las señales de cotrol de operació. Esta operació se deberá mateer hasta que cambie las señales de cotrol de operació, o bie si se pulsa la señal parada. E el caso de que se pulse la señal parada, el sistema deberá ir a u estado iicial de espera, del cual saldrá co u pulso de la señal iicio. E el caso de que haya cambiado las señales de cotrol de operació, el sistema, después de realizar la operació previa, deberá realizar la ueva operació. Cosideracioes: Tato el detector de ivel como el ivel de lleado preciso deberá estar codificados e biario atural. Las señales de etrada y salida so tales que tomará el valor 1 cuado deje pasar el líquido (llave abierta) y cuado o deje pasar el líquido (llave cerrada). Diagrama ASM El sistema de cotrol descrito co las especificacioes ateriores puede ser descrito co el diagrama ASM de la figura E este diagrama podemos distiguir seis bloques ASM, que vamos a aalizar a cotiuació.

14 E1 NO E2 parada = 1 SI etrada <= salida <= 1 E0 SI SI NO parada = 1 NO ivel > 0 NO etrada <= salida <= iicio = 1 SI C 1 C 0 E parada = 1 NO SI SI ivel < max etrada <= 1 salida <= NO etrada <= salida <= Figura Diagrama ASM del diseño ejemplo a resolver. E3 E4 Puertos -> C1, C0, iicio, parada, ivel, R etrada = salida = max, mi Estado iicial --> E0 etrada <= salida <= 1 etrada <= 1 salida <= SI SI SI parada = 1 NO ivel > R NO ivel < R NO Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 14

15 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 15 El estado E0 será el estado de iicio, de tal forma que mietras o exista u pulso e la señal iicio, el sistema permaecerá e dicho estado abriedo ambas llaves de paso para mateer el mismo ivel de líquido. El estado E1 decidirá qué operació se deberá realizar e fució de los valores de las señales de cotrol de operació, C 1 y C 0. El sistema permaecerá e este mismo estado mietras la codificació de cotrol de operació es 00. El estado E2 es el estado de operació de vaciado. Sólo se podrá sacar al sistema de este estado e dos situacioes: activar la señal parada, e cuyo caso deberá ir al estado iicial; o cambiar el código de las señales de cotrol de operació, e cuyo caso deberá ir al estado correspodiete a la ueva operació. El estado E3 es el estado de operació de lleado. Sólo se podrá sacar al sistema de este estado e dos situacioes: activar la señal parada, e cuyo caso deberá ir al estado iicial; o cambiar el código de las señales de cotrol de operació, e cuyo caso deberá ir al estado correspodiete a la ueva operació. El estado E4 es el estado de operació de lleado preciso, por lo que el ivel del taque debe teder a u ivel fijado por el puerto R. Sólo se podrá sacar al sistema de este estado e dos situacioes: activar la señal parada, e cuyo caso deberá ir al estado iicial; o cambiar el código de las señales de cotrol de operació, e cuyo caso deberá ir al estado correspodiete a la ueva operació. Fialmete, el estado E5 es el estado al que se llega desde cualquier estado de operació (E2, E3 o E4) si ya se ha cumplido la operació correspodiete. De esta maera, o se podrá alterar el ivel del taque. Módulos y coexioado del procesador El sistema que queremos diseñar se trata de u cotrolador, por lo que su mayor parte estará formado por el cotrolador. Luego el procesador estará formado por los bloques ecesarios para las diferetes tomas de decisió, y o para el procesado de las señales. E uestro caso particular, el procesador estará formado por comparadores, ecesarios para tomar las decisioes oportuas. E el diagrama observamos tres comparacioes: Nivel del taque co el ivel, e el caso de la operació de vaciado. Nivel del taque co el ivel máximo, e el caso de la operació de lleado. Nivel del taque co el ivel de lleado preciso, e el caso de la operació de lleado preciso. Luego, ua posible opció sería utilizar tres comparadores co sus correspodietes etradas. No obstate, esta elecció o sería óptima e cuestió de recursos ya que igua comparació coicide e el tiempo co las otras. Así que cosideraremos u úico comparador co las etradas multiplexadas segú la operació e curso. El esquema del procesador sería el mostrado e la figura La opció elegida será útil a uestro sistema e el caso de que los requerimietos de velocidad os permita mateer el retraso correspodiete a la coexió aterior, es decir, u multiplexor co u comparador. E caso cotrario deberemos volver a este puto y cotiuar co otra opció más recomedada para las especificacioes.

16 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 16 max R ivel E2 E3 E4 1 A B a>b a=b a<b A>B A=B A<B Figura Esquema del procesador del ejemplo de diseño. Cotrolador Para realizar el diseño del cotrolador, debemos obteer e primer lugar el diagrama de estado correspodiete. Para ello, basádoos e el diagrama ASM, utilizamos los diferetes bloques ASM como estados del cotrolador. Las etradas del cotrolador será las etradas de cotrol (iicio, parada, C 1 y C 0 ), y las señales de estado del procesador (las salidas del comparador); e cambio las salidas del cotrolador será las salidas de cotrol (etrada y salida) y las salidas de cotrol del procesador (las señales de selecció para el multiplexor que determiará las etradas del comparador). El diagrama de estados es mostrado e la figura iicio parada E0 etrada = 0 salida = 0 parada iicio C1 C0 E1 C1C0 E2 >, 01, C1C0 E3 <,10, max ot > ot < E5 etrada = 0 salida = 0 parada <,10, R >,01, R C1C0 E4 = Figura Diagrama de estados del cotrolador del diseño ejemplo. Vamos a idicar alguos cometarios breves sobre el diagrama. Las etiquetas de las trasicioes correspoderá al formato: etradas, llave_de_etrada llave_de_salida, señales de cotrol Para simplificar el diagrama sólo se cosiderará e las trasicioes aquellas

17 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 17 señales que so relevates. E el caso de que ua salida sea fució de u determiado estado, y o de ua codició de etradas, se idicará detro del recuadro del estado. Por ejemplo, siempre que estemos e el estado E0, ambas llaves estará abiertas para o alterar el ivel. E el caso de la trasició del estado E4 al E5, se tedría que cumplir que las comparacioes o fuese i mayor i meor, por lo que al dispoer del termial igual, se ha optado por la utilizació de este termial. De esta forma elimiamos la puerta AND ecesaria para garatizar la codició. Cuado se alcaza el estado E1, las salidas de cotrol o debe cambiar ya que puede proveir de cualquier código de operació. Esta situació se puede coseguir de dos formas diferetes, basadas e el almaceamieto de estas señales e u biestable: activar o desactivar el termial de habilitació correspodiete; o realimetar su valor actual. Como las salidas de cotrol so u solo bit y sólo es ecesario u biestable, vamos a elegir la seguda opció por si el biestable utilizado o tiee etrada de habilitació. Ua vez que dispoemos del diagrama de estados, pasamos a la implemetació del cotrolador. Para ello, seguimos los pasos del flujo de diseño mostrado e el tema 4: miimizació del diagrama de estados, asigació de estados, tabla de trasició, tabla de excitació e implemetació lógica. Miimizació del diagrama de estados. Este paso o se llevará a cabo para que la coicidecia co el diagrama ASM de partida, y por tato del procesador, sea total. Asigació de estados. E este tipo de diseños, e los que hay u elevado úmero de estados, ua codificació muy utilizada es la coocida como oe-hot. Esta codificació se basa e utilizar ua señal por cada estado. De esta forma, podemos obteer ua expresió relativamete secilla a partir del diagrama. Esta solució o es problemática ya que al tratarse de u circuito sícroo (y geeralmete) co flip-flops, los problemas de las carreras o tedrá efecto. Siguiedo esta codificació, la señal de estado del estado iicial sería: E0 = iicio e0 + parada(++) Tabla o ecuacioes de trasició. Al partir directamete desde el diagrama de estado, daremos directamete las ecuacioes de trasició. Estas ecuacioes o será ecesariamete míimas ya que o será aprovechadas las codicioes de iespecificació. No obstate, al cosiderar la relació tiempo de diseño / optimizació, observamos que esta solució es aceptable. Luego, las ecuacioes de trasició obteidas se muestra a cotiuació: E0 = iicio e0 + parada(++) E1 = iicio e0 + C1 C0 + parada(mayor + meor + igual ) + e5 E2 = C1 C0 E3 = C1 C0 E4 = C1 C0 E5 = mayor + meor + igual etrada = meor + meor + etrada salida = mayor + mayor + salida sel_0 =

18 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 18 sel_max = sel_r = Tabla o ecuacioes de excitació. E este caso, la mayoría de cotroladores so implemetados utilizado biestables tipo D, e los que las tablas de excitació coicide co las de trasició. Implemetació lógica. Ua vez que se ha separado el comportamieto secuecial del combiacioal, pasamos a obteer el circuito lógico segú los métodos de la lógica combiacioal vistos e la asigatura del cuatrimestre aterior. Como ya teemos expresadas las fucioes como fórmulas lógicas, pasamos a obteer directamete el circuito lógico. No obstate, previo a este paso debemos obteer la codificació correcta de las seleccioes del multiplexor. Todo ello se muestra e la figura Coexioado global Por último, se debe uir el procesador y cotrolador e u úico circuito utilizado las señales de estado y de cotrol del circuito correspodiete. Por lo tato, el circuito global se muestra e la figura 1.20, dode las señales exteras se ha marcado e egrita para difereciarlas de las coexioes iteras (las cuales o se ha puesto para clarificar el esquema). Como se cometó al comiezo, la parte de mayor evergadura se ecuetra e el cotrolador ya que esta es la fucioalidad pricipal del circuito. No obstate, este ejemplo os sirve para ilustrar la diferecia etre el procesador (que por lo geeral cotedrá dispositivos MSI, tales como sumadores) y el cotrolador (que, al ser u autómata fiito, por lo geeral cotedrá puertas y biestables).

19 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 19 S1 S Selecció max R -- S1 = sel_r = S0 = sel_max = iicio e0 parada e0 mayor meor igual e5 iicio e0 C1 C0 mayor meor igual parada e5 C1 C0 C0 C1 C0 C1 mayor mayor salida salida meor meor etrada etrada Figura Esquema lógico del cotrolador del diseño de ejemplo

20 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 20 PROCESADOR max R ivel A B a>b a=b a<b A>B A=B A<B mayor igual meor CONTROLADOR iicio e0 parada e0 mayor meor igual e5 iicio C1 C0 e0 C1 C0 mayor meor igual parada e5 C0 C1 C0 C1 mayor mayor salida salida meor meor etrada etrada Figura Esquema lógico del cotrolador del taque de líquido.

21 Departameto de Igeiería Electróica de Sistemas Iformáticos y Automática 21 Problema 10. Implemetar u multiplicador biario basado e icremetos sucesivosm, es decir, úicamete se puede sumar de uo e uo. Este sistema tedrá las señales típicas de cualquier multiplicador, es decir Señal de iicio de multiplicació Dos operados, los cuales va a teer u tamaño de 8 bits U salida del producto, la cual debe teer u tamaño de 16 bits Ua salida de acabado, idicado la ficalizació de la multiplicació Problema 11. Implemetar u divisor siguiedo u algoritmo similar al del problema aterior, es decir, úicamete se permite restas de uo e uo. Las señales será las típicas de cualquier circuito divisor. Problema 12. Implemetar u circuito que calcule la parte etera de la raiz cuadrada de u úmero biario de 8 bits si sigo. Para ello, utilizaremos el algoritmo de la resta de eteros impares. Para ello, vamos restado el dato de etrada (y sus restas sucesivas) co los eteros impares e orde creciete; de tal forma que la parte etera de la raíz cuadrada es el úmero de restas que se pueda realizar si obteer u valor egativo. Ej.: La parte etera de la raiz cuadrada de 11 será igual a = 10-3 = 7-4 = 3-5 = -2 => tres restas si obteer valores egativos Problema 13. Implemete el sistema de cotrol de u ascesor para u edificio de dos platas. Obviamete, la operació de llamada del ascesor será meos prioritaria. Cuado o se deba realizar igú moviemieto (o hay igua llamaday o hay adie e el iterior), el ascesor debe permaecer parado. Este sistema tedrá las siguietes señales: IR 1 e IR 2, que correspoderá a los botoes e el iterior del ascesor para ir a la 1ª y 2ª plata respectivamete LL 1 y LL 2, que correspoderá a los botoes de cada plata para llamar al ascesor ES 1 y ES 2, que correspoderá co las señales que idica la posició actual del ascesor, ya sea e la 1ª o e la 2ª plata. SU, será la salida que se debe activar para que el ascesor suba. BA, será la salida que se deberá activar para que el ascesor baje. RE, será ua etrada de reset de tal forma que cuado se pulse, el ascesor debe ir a la 1ª plata co la mayor prioridad (icluso auque se ecuetre e movimieto).