Arquitectura de un decodificador convolucional a partir del algoritmo de Viterbi

Transcripción

1 Arquitectura de u decodificador covolucioal a partir del algoritmo de Viterbi Juli Ordeix, Pere Martí, Moisès Serra, Jordi Carrabia 2 : Dept. d'electròica i Telecomuicacios, Uiversitat de Vic. 2: Dept. Iformàtica, ETSE, Uiversitat Autòoma de Barceloa. {juli.ordeix, moises.serra, pere.marti}@uvic.es, Jordi.Carrabia@uab.es Resume. E este documeto se preseta el diseño de u módulo decodificador covolucioal e base al algoritmo de Viterbi, utilizado e la recepció de u sistema de trasmisió OFDM (adoptado por el estádar Hiperla/2), para poder ser implemetado e u dispositivo lógico programable (FPGA). Para el diseño del módulo se ha utilizado herramietas de diseño a ivel sistema (Matlab-Simulik) de geeració de código para su implemetació e los dispositivos lógicos programables (Sstem Geerator ISE). Este trabajo se emarca e la costrucció de u demostrador para OFDM e el cual trabaja el grupo de ivestigació Codiseño Hardware Software de la Uiversitat de Vic co la colaboració del Departameto de Iformática de la Uiversitat Autòoma de Barceloa. Itroducció La aplicació desarrollada es u módulo utilizado e la recepció de u sistema de trasmisió OFDM (Ortogoal Frequec Divisio Multiplexig) que se ha estadarizado para ser utilizado e modo de trasmisió de paquetes e redes si hilos (WirelessLAN). El decodificador covolucioal basado e el algoritmo de Viterbi, desarrollado e este trabajo, está detro de los estádares, coocidos como IEEE 802.a (USA) Hiperla/2 (Europa). Para la costrucció del módulo se ha utilizado herramietas de diseño a ivel sistema Matlab-Simulik de geeració de código para la implemetació a los dispositivos lógicos programables (Sstem Geerator - ISE). Matlab-Simulik icorpora librerías que permite diseñar sistemas para FPGA de fabricates específicos (Xilix, e este caso). Estas herramietas, además, permite geerar módulos IP tato a partir de compoetes defiidos e sus librerías como partir de diseños defiidos por el usuario. 2 Trasmisió OFDM codificació covolucioal El pricipio básico de la trasmisió OFDM es particioar u flujo de datos a gra velocidad e pequeños flujos a baja velocidad que so trasmitidos simultáeamete sobre varias subportadoras. Por este motivo la modulació OFDM es robusta, puesto que ua

2 iterferecia afectará ta solo a u pequeño porcetaje de subportadoras. Obviamete, el caal de trasmisió itroduce ruido e la señal. De ahí que el codificador covolucioal añade redudacia e la iformació trasmitida, la cual permite que el decodificador pueda corregir los errores. El caal de trasmisió, e el ámbito de las comuicacioes móviles, itroduce ráfagas de errores e la señal recibida, de maera que el receptor podría o recuperar la secuecia origial. Para romper las ráfagas erróeas, se itroduce el módulo deomiado etrelazado (iterleavig) que desordea las secuecias permitir la correcta decodificació. A efectos prácticos, el módulo de etrelazado permite cosiderar el caal si memoria, es decir, que los errores se itroduce de forma idepediete etre si. Así, podemos cosiderar que el ruido es aditivo, blaco estadístico (AWGN, Additive white Gausia Noise), el cual afecta a los símbolos o señales trasmitidas de forma idepediete [5]. Desde el puto de vista de la codificació/decodificació utilizado la técica de etrelazado, podemos cosiderar el diagrama de bloques simplificado del trasmisor/receptor OFDM mostrado a la Figura. Etrada datos biarios m x s i(t) sˆ i(t) Codificador Modulador Caal covolucial AWGN Demodulador ˆ Decodificador Viterbi ˆ m Salida datos biarios Fig.. Diagrama de bloques simplificado del trasmisor/receptor OFDM El codificador covolucioal, a ivel estructural, es u registro de desplazamieto dode se itroduce, e serie, u vector m formado por datos biarios geera u vector x. El codificador covolucioal refereciado por el estádar Hiperla/2 dispoe de los parámetros: R c /2 K7 [3], por lo tato se defie 64 estados. Su estructura, defiida e la Figura 2, utiliza registros de tipo D. x a m Reg. Reg. 2 Reg. 3 Reg. 4 Reg. 5 Reg. 6 x x b Fig. 2. Codificador covolucioal co R c /2 K7 Para simplificar el razoamieto de la estructura del decodificador covolucioal utilizaremos iicialmete u codificador co R c /2 K3 [3], ver Figura 3 (a). m Reg. Reg. 2 (a) x a x b x t0 00 t t2 t3 t4 Estado Estat Fig. 3. Codificador covolucioal co K3 Rc/2 (a) su diagrama de Trellis (b) t5 t6 t (b) Estado Estat 0 0 Estado Estat 0 0 Estado Estat

3 Así, dado u vector vector de salida: x m [ ] T x x 2 x 3 x 4 x 5 x 6 x 7 x 8 x 9 de de etrada, se geera el siguiete [ ] T [5.] La codificació puede represetarse de diferetes maeras [2]. El díagrama de Trellis, represetació de los estados del codificador mediate u diagrama e forma de red, es la maera más compacta de represetarla. E la Figura 3 (b) se preseta el diagrama de Trellis del codificador covolucioal co Rc/2 K3. 2. Decodificació covolucioal: algoritmo de Viterbi 2.. Fució de verosimilitud Dada ua úica observació e el receptor, existe ua secuecia x eviada, llamada x màx, detro del cojuto de secuecias eviadas posibles de x que hace máxima la fució de verosimilitud. Es decir, la secuecia x màx es la que tiee más probabilidad de haber geerado la observació. E el diagrama de Trellis del codificador, observamos que e cada odo coflue más de ua rama. El algoritmo de Viterbi permitirá escoger e cada tiempo t j, cual es la rama que acumula el camio más verosímil. Asumiedo que el caal de trasmisió o tiee memoria que el ruido afecta a cada uo de los símbolos recibidos de forma idepediete, podemos aplicar la fució logaritmo a la fució verosimilitud [2], así, obteiédose la métrica de la rama: µ j µ ( x j, j ) log f ( x ) log f ( x ) [5.2] k El caal gausiao dispoe de u alfabeto discreto de etrada u alfabeto cotiuo de salida, cosiderado de - a +. Además, segú el modelo simplificado de caal que utilizamos, se añade ruido gausiao aleatorio, llamado AWGN (Added White Gaussia Noise). Así, cosiderado ua señal biaria a la etrada del caal, la salida puede tomar ifiitos valores. A efectos prácticos podemos cosiderar la señal recibida e térmios de la variable aleatoria. E la Figura 4 se represeta la probabilidad de la señal recibida codicioado al hecho de haber eviado u 0 f( 0 ) la probabilidad al hecho de haber eviado u f( ) cuado se itroduce ruido AWGN al caal. f ( 0 ) f ( ) Fig. 4. Decisioes del decodificador hard soft. El demodulador aplicado a u decodificador soft cuatifica ua graduació etre los dos iveles de señal del emisor 0. Así, la decisió de si u símbolo es o 0 se suaviza (decisió soft). E la figura 4, el decodificador Viterbi iterpretará el símbolo 000 como k Decisió soft Decisió hard 0 ˆ x [5.3] j k

4 u 0 co máxima probabilidad el símbolo como u co máxima probabilidad. E medio se ecuetra el resto de símbolos. La métrica se maximiza co el producto escalar del código recibido respecto al asociado a cada rama [5.3] Algoritmo de Viterbi aplicado al decodificador Soft Desarrollado por Adrew J. Viterbi el año 967. Aplica la fució de máxima verosimilitud, reduciedo la carga computacioal, puesto que utiliza la estructura del diagrama de Trellis. El algoritmo de Viterbi permite descartar los camios que o tiee posibilidades de ser cosiderados de máxima verosimilitud: Acció de podar. Así, el cómputo queda reducido e el cojuto de camios supervivietes. La Figura 5 muestra u odo (o estado) dode coflue más de ua rama proveiete de odos (o estados) ateriores. M i (t j - ) M i (t j - ) i i x j j x j i m ˆ i ' i j k x ' M i (t j ) Best [M i (t j - )+ m i i, M i (t j - )+ m i i ] m i '' i ˆ j k x ' j: Código recibido e el itervalo de tiempo tj xj : Codigo asociado a la rama j, e la trasició etre el primer estado permitido i el estado actual i. x j : Codigo asociado a la rama j, e la trasició etre el primer estado permitido i el estado actual. m i i: asociada a la trasició etre el primer estado permitido i el estado actual i. m i i: asociada a la trasició etre el primer estado permitido i el estado actual i. Mi : acumulada e el primer estado permitido i. Mi : acumulada e el primer estado permitido i. Fig. 5. Cálculo de métricas poda de camios del decodificador soft. El operador Best extrae el mejor valor (rama co meor métrica) de las dos sumas para obteer la métrica acumulada M i del estado actual i. Así, se realiza la poda de camios. E la Figura 6, se desarrolla la secuecia de costrucció del diagrama de Trellis para el decodificador Soft de 4 estados. A modo de ejemplo se aplica la secuecia [5.] obteida e el codificador del apartado 2, cuatificada co ruido itroducido por el caal [2]. t t t 2 t 3 t 4 t 5 t 6 t Estat Estado Estat Estado Estat Estado Estat Estado Fig. 6. Desarrollo del diagrama de Trellis para el decodificador Soft. E la figura 6 se observa el cálculo de métrica e cada rama la poda para cada odo e cada istate de tiempo. Al fial de la profudidad de Trellis, se escoge el odo co maor métrica se recostrue el camio más verosímil. Así, dado que la rama cotiua determia u la discotiua u 0, la decodificació de la señal será mˆ [ ] T.

5 3. Arquitectura del decodificador La arquitectura utilizada para diseñar el decodificador covolucioal basado e el algoritmo de Viterbi se fudameta e el diagrama de Trellis su mecaismo de decodificació (Apartado 2). Así, para u decodificador de cuatro estados, iclue las siguietes uidades básicas presetadas e la Figura 7:. Adició-Comparació-Selecció (ACS). Iclue, para cada estado del diagrama de Trellis, ua operació para adicioar (acumular) las métricas de cada rama, ua operació de comparació etre los diferetes camios que coverge e u mismo odo ua operació de selecció del camio co mejor métrica. 2. Almaceador de Camios (AdC). Permite almacear los camios supervivietes por cada estado. Dispoe, por lo tato, de cuatro uidades de memoria. 3. Máxima Verosimilitud (MV). Determia el camio de máxima verosimilitud a partir de la mejor métrica obteida al fial de cada trama determia el código de salida. ACS AdC MV A camio A Iversor Etrada B C camio B camio C MC Código Salida Salida m ˆ D camio D Fig. 7. Arquitectura geeral del descodificador de Viterbi 3.. Módulo Adició-Comparació-Selecció (ACS) El módulo ACS reproduce fielmete el diagrama de Trellis utilizado e la decodificació. E la Figura 8 (a) se muestra el diagrama geérico etre dos tiempos t j- t j la Figura 8 (b) la represetació fucioal de las ramas que coverge al odo A, dode los dos bloques llamados rama AA rama CA realiza el cálculo de la métrica de las dos ramas (m AA m CA ) a partir del código de etrada j los códigos asociados a las ramas x AA x CA, respectivamete. A la métrica de cada ua de las ramas se le suma la métrica acumulada de los respectivos estados ateriores (istate de tiempo t j- ). Así, se obtiee la métrica acumulada para cada rama. Fialmete, el bloque comparador de ramas determia la mejor métrica M A, por tato, cual será la rama superviviete e el istate t j. A B C D t j - x AA x AB x CA x BD x DC x DD x CB x BC m A A m C A m A B m C B m B C m D C m B D m D D t j M A M B M C M D A B C D M B : M étrica acum ulada al camio B. X CB : Código asociado etre el odo C el odo B m D C : M étrica asociada a la ram a D C e t j. (a) (b) Fig. 8. Diagrama de Trellis geeral etre los tiempos t j- t j (a) la represetació fucioal de las ramas que coverge al odo A (b). A t j - C j x A A x C A j M étrica rama A A M é trica rama C A + + m AA m C A C omparador ramas M A t j A

6 Para coservar la métrica acumulada al tiempo t j-, se utilizará registros dode la etrada restará coectada al odo correspodiete. Así, la salida de cada registro permitirá etregar la métrica acumulada a los odos que la precise. El último elemeto que iclue los submódulos A, B, C D, es el bloque codificador de estado, el cual etrega a la salida u código que idica el odo o estado superviviete aterior, (deomiado Código A, B, C D). x AA rama AA maa + Codificador estado A Código A xca rama CA mca + Comparador ramas MA Reg. A Reg. C Fig. 9. Submódulo geerador del código A (módulo ACS) 3.2. Módulos Almaceadores de Camios (AdC) Camio de Máxima Verosimilitud (MV) El módulo ACS etrega a cada odo, salidas código A, B, C D, el odo que lo relacioa co el istate de tiempo aterior. Así, hará falta dispoer de cuatro uidades de memoria (ua por cada odo) que permita almacear los odos ateriores, a medida que se adelata e el desarrollo del diagrama de Trellis (de izquierda a derecha a la Figura 6). E referecia al ejemplo utilizado, el coteido de la memoria aparece e la Figura 0 (a). Este módulo lo deomiamos Almaceador de Camios (AdC). t 0 t t 2 t 3 t 4 t 5 t 6 t 7 A A A C A C C A B A A C A C C A C * B D B D D B D * B D B D D D (a) direcció código A dir. Memoria dato a dato_w dato_r A we 0 dir. M emoria dato_w 2A dato_r dato 2a we Fig. 0. (a) Tabla que relacioa los odos e cada istate de tiempo co el istate de tiempo aterior (Ejemplo Figura 6) (b) Esquema fucioal del bloque almaceador del camio A. Al llegar a la profudidad de Trellis, el sistema estará e disposició de recoocer el odo co mejor métrica. Etoces hará falta realizar u proceso de lectura de la uidad de memoria, para retroceder recompoer el camio de máxima verosimilitud. Dado que el flujo de datos que etra al decodificador es cotiuo, hará falta subdividir su tratamieto e grupos de logitud determiada por la profudidad del diagrama de Trellis. Así, mietras u grupo de datos es almaceado e memoria (modo escritura), se evalúa del grupo aterior (modo lectura) para poder ecotrar, posteriormete, el camio de máxima verosimilitud. E la Figura 0 (b) se preseta esquema fucioal del bloque almaceador del camio A, uo de los cuatro submódulos del módulo AdC. ctrl (b) Reg. A camioa

7 El módulo Camio de Máxima Verosimilitud (MV) evalúa cual es la mejor métrica, cuado se llega a la profudidad de Trellis (istate t 7, e el ejemplo de la figura 6). A través de u registro, ua realimetació permite aputar al siguiete odo e el retroceso de la trama (ver camio e la Figura 0 (a)). Así, se salta de u odo a otro de forma automática. Por lo tato, se obtiee el camio de máxima verosimilitud, aú cuado, ivertido temporalmete. Posteriormete se ivierte el camio trazado se codifica para obteer el código de salida mˆ que defie el código de máxima verosimilitud Diseño del decodificador de 64 estados Ua vez estudiado el decodificador de 4 estados (K3), el proceso de diseño de u decodificador de 64 estados (K7) sigue la misma topología. Si embargo hará falta ua maor catidad de recursos, tal como se muestra e la Figura : 64 submódulos calculadores de métrica e la uidad ACS 64 bloques de memoria, para almacear los camios e la uidad EdC. ACS AdC Camio MV Ivers. Etrada 2 Camio 2 MC Código salida Salida m ˆ 64 Camio 64 Fig.. Diagrama de bloques del decodificador de 64 estados 4. Resultados coclusioes El decodificador covolucioal, versió Soft, ha sido icorporado e el trasmisor/receptor de HIPERLAN/2, diseñado mediate las herramietas Simulik [7] Sstem Geerator de Xilix [8], tal como se observa e la Figura 2. Decodificador de Viterbi Fig. 2. Modelo de trasmisor receptor HIPERLAN/2

8 El decodificador covolucioal diseñado ha sido implemetado e ua FPGA Virtex XC2V2000 de Xilix. Sus características correspode a la versió Soft co 64 estados 4 bits de cuatificació. La arquitectura utilizada es de tipo paralelo, es decir, se determia, e cada señal de reloj, la métrica de cada rama la métrica acumulada asociada a cada odo. E cosecuecia, teiedo e cueta que la métrica se calcula mediate el producto escalar, se precisa gra catidad de recursos de la FPGA (pricipalmete, se cocetra e el módulo ACS). Por este motivo, se ha cotemplado las siguietes alterativas para optimizar recursos (Tabla I): Por u lado, la utilizació de memoria distribuida, es decir, distribució de los bloques de memoria usados e el diseño e los Slices dispoibles de la FPGA. Por otro lado, la elimiació de la redudacia e el cálculo de métrica, puesto que existe módulos que realiza la misma operativa co las mismas señales de etrada. XC2V2000-FG676-4 Capacidad Dispositivo Decodificador Viterbi Soft 64 estados 4 bits cuat. Slices % Flip Flops (Slices) % LUTs % Usadas como LUTs Usadas como route-thru 247 Usadas como 32x RAM IOBs % Bloques RAM % Equivalete e puertas 2M % Tabla I. Recursos utilizados para la implemetació del decodificador covolucioal Los resultados obteidos permite observar que la arquitectura paralela ocupa u gra úmero de recursos de la FPGA. Básicamete, los módulos calculadores de métrica ocupa recursos Slices, la profudidad de Trellis es idicativa del grado de ocupació de memoria RAM. Co todo, la utilizació de memoria distribuida la elimiació de módulos de cálculo de métrica permite optimizar recursos. Referecias [] Viterbi, A.J. CDMA. Priciples of Spread Spectrum Commuicatio. Addiso-Wesle Publishig Compa, 995. [2] Ordeix, Juli. Disse i prototipat d u IP per a mòduls de comuicació SoC: Descodificador covolucioal a partir de l algorisme de Viterbi. Tesia, 2002, UVic-UAB. [3] Ordeix, J., Parés, S. Martí, P., Carrabia, J. Descodificador covolucioal a partir de l algorisme de Viterbi. I Jorades de Codisse HW-SW, Vic, [4] Martí, Pere. Algorismes de detecció i recuperació de referècia per a modulacios trasformades. PhD Thesis, 200, UPC. [5] Sklar, B. Digital commuicatios. Fudametals ad applicatios. Pretice Hall Iteratioal Editios, 988. [6] Hiperla/2, ETSI TS v.2., [7] Matlab-Simulik, [8] Xilix Corp.,