Conversión Analógico/Digital y Digital Analógica Autor: Ing. Alejandro J. Furfaro

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1 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Departamet de Electróica Cátedra: Técicas Digitales II Cversió Aalógic/Digital y Digital Aalógica Autr: Ig. Alejadr J. Furfar Versió 3 Fecha de revisió: Octubre 1994 COVESOES A/D Y D/A Ig. ALEJADO FUFAO 1

2 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. 1_ COVESIÓ D/A 1.a_ Cversió Uiplar COVESIÓ A/D Y D/A Supógase que se desea trasfrmar u úmer biari de tres bits e ua tesió de salida prprcial. C tres bits teems ch úmers psibles de etrada: desde hasta 111, c l cual crrespderá ch valres diferetes de la tesió de salida. Si llamams V a la tesió de salida a fd de escala y la dividims e ch valres, llegams a cstruir el siguiete gráfic. V 7/8 Vr 6/8 Vr 5/8 Vr 4/8 Vr 3/8 Vr 2/8 Vr 1/8 Vr /8 Vr FIGUA 1 Así vems que puede alcazarse el valr V, si 7/8 del mism. bstate se adpta cm cveció tmar a V cm valr de fd de escala. Cm el valr del úmer de etrada jamás llegará a 2 ( = umer de bits ), ls puts de la curva de respuesta tederá a V si alcazarla. La expresió de la tesió de salida será: V = V 2 FUCIÓ TASFEECIA DEL COVESO Dde: es la catidad de bits que cmpe el úmer biari, y = j bj.2 j= dde b j = si el bit de rde j es y b j = 1 si el bit de rde j es 1. A ctiuació verems ls circuits para implemetar la Fució de Trasferecia. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 1

3 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. 1.a.i_ CDA pr ed : b3 I3 b2 4 V b1 b 8 16 I V I FIGUA 2 El amplificadr peracial se cmprta cm u amperímetr ideal ( i, V prprcial a I ). Si b 3 está cerrada circula I 3. Si cierra b 2 circula I 2 = I 3 / 2. Si cierra b 1 circula I 1 = I 2 / 2 = I 3 / 4. Fialmete si cierra b circula I = I 1 / 2 = I 2 / 4 = I 3 / 8. Teied e cueta est, la crriete I será la suma de las cmpetes idividuales de las ramas que tega la llave b i cerrada. Etces: V = Ij. =.. j= j= Ij =. bv j. / j= j bj = llave abierta bj = 1 llave cerrada j = 2 j. ( Ej: bit2 j = 2 j j=2 = 2 2. = = 4) V. j 2 j= 2 j= 22 j= 2 2 j= bv j. bv j. bv j. V = j = j = =.. j per bj = ( úmer biari ) j=.2 lueg: bj. 2 j V = V 2 FUCIÓ TASFEECIA DEL COVESO Para garatizar que este circuit sufra crrimiets térmics, bastaría que tdas las variase prprcialmete c la temperatura de igual frma, ya que así la relació etre ellas se matedría cstate. Para que est se verifique, debería estar tdas cstruidas del mism material. E cversres de mas de 8 bits, se hace ya muy difícil COVESOES A/D Y D/A Ig. ALEJADO FUFAO 2

4 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. mateer esta cdició, ya que sería 256 para 8 bits, 51 para 9 bits, 124 para 1 bits, y así sucesivamete, l que implica el us de resistres de diferete cstitució, y e csecuecia la aparició de derivas térmicas. 1.a.ii_ CDA pr ed e md cmutació de crriete Se cmpe del siguiete circuit, tambié llamad escalera. Preseta 2 resistecias pr cada bit a cvertir ctra sl ua que preseta el aterir, per tiee ua gra vetaja: sl requiere ds valres de resistecia, c l cual elimia la prbabilidad de derivas térmicas V b b1 b2 b3 3 V ED FIGUA 3 Cada llave hace sumar ua cmpete de crriete prprcial a la etrada e pass de a ds. Para evaluar cada cmpete se aplica el terema de superpsició. b Activa: V 3 Thevei Vth th V th= th= th= th= Vth=V/2 Vth=V/4 Vth=V/8 Vth=V/16 V=V/16 COVESOES A/D Y D/A Ig. ALEJADO FUFAO 3

5 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. b1 Activa: V V Thevei b2 Activa: th= Vth=V/2 th= Vth=V/4 th= Vth=V/8 V1=V/8 V V Thevei th= Vth=V/2 th= Vth=V/4 th= Vth=V/8 V2=V/4 b3 Activa: V V Thevei th= Vth=V/2 V3 = V/2 Aplicad Superpsició: V = VV1V2V3 Supied activas tdas las llaves b i : V V V V V = bv j V =. j j= 2 Dde es el úmer de bits y b j = si la llave está iactiva y b j = 1 si está activa. Cm: j bj.2 = j= Etces: V. V = 2 COVESOES A/D Y D/A Ig. ALEJADO FUFAO 4

6 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Que es la fució trasferecia del cversr 1.a.iii_ CDA pr ed e md cmutació de tesió Aplicad el terema de reciprcidad e el circuit aterir se deriva e este tr: I V FIGUA 4 1.a.iv_ CDA Pr Mdulació de ach de puls C tds ls circuits vists hasta aquí se tiee u prblema al itetar bteer buea precisió, ya que se requiere gra catidad de resistres de buea precisió (baja tleracia). Buscams u circuit de gra exactitud per c pcs elemets que pese e la precisió. La respuesta e este setid la da el CDA pr Mdulació de ach de puls. Se trata de u circuit c muy pcs elemets que ifluya e la precisió, per tiee ua desvetaja: al tratarse de u circuit secuecial, el tiemp de cversió resulta let. E ls circuits aterires, e cambi, la cversió era imediata. Su fuciamiet se basa e la siguiete filsfía: Se tiee ua da rectagular de amplitud y frecuecia fijas, per c su duty cicle ( ach del puls alt sbre el períd de la señal cmpleta ) variable. Se la hace pasar pr u filtr pasabajs para bteer e la salida su valr medi, que resulta prprcial al duty cicle. Pr l tat el prblema se resuelve geerad ua señal rectagular cuy ach de puls sea prprcial al úmer a cvertir. A ctiuació teems el circuit resultate: COVESOES A/D Y D/A Ig. ALEJADO FUFAO 5

7 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. V si x < V = { si x >= COMPAADO DE BITS V = V. / 2 COTADO Clk MODULO 2 FIGUA 4 E el mism mmet e que se iyecta el úmer e el cmparadr, se dispara el ctadr módul 2 ( = úmer de bits ). La salida del cmparadr será la resultate de la diferecia etre el úmer y la cueta. Cuad la cueta alcace al úmer la salida del cmparadr pasa al estad baj. Clk Supgams = 12 ( 11 2 )y = 4 bits: V(t) 12 Clk 4Clk Salida del Cversr FIGUA 5 El duty cicle será: δ = = 2 El valr medi de la señal viee dad pr : V = 1 T T f (t) dt V = V(t) dt = 1 2 V dt V dt = 1 2 dt = V. 2 Dde : 2 = δ COVESOES A/D Y D/A Ig. ALEJADO FUFAO 6

8 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. E uestr cas, pr trabajar c u peracial cectad e cfiguració iversra, teems: V V. = 2 1.b_ Cversió Biplar 1.b.i_Sig y Magitud El siguiete circuit básicamete realiza l siguiete: tds ls bits del úmer a cvertir, salv el mas sigificativ que idica su sig, se evía a u cversr uiplar de 1 bits c fd de escala V/2. MSB I /2 LSB I./2 /2 /2 V I./2 FIGUA 6 La salida de éste cversr se tma e frma rmal, ivertida segú sea ó 1 respectivamete el MSB del úmer a cvertir, c l cual tedrems: V V V < 2 2 COVESOES A/D Y D/A Ig. ALEJADO FUFAO 7

9 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. verflw egativ 4/8 V 3/8 V 2/8 V 1/8 V verflw psitiv FIGUA 7 1.b.i_Biari Desplazad L que teems aquí es u crrimiet de la represetació biaria de ls úmers, parecied más grades de l que realmete s. Si a ls úmers así desplazads se ls igresa e u CDA uiplar, se tedrá a su salida ua tesió desplazada de su valr real, c l cual para bteer su valr real habrá que quitarle el valr de ctiua que tiee e exces. El desplazamiet del úmer es 2 1, es decir, la mitad del máxim valr que puede adptar, pr l que el crrimiet es de mitad de escala,, e térmis de tesió, V /2, c l cual ccluims e que para bteer el verdader valr de la tesió de salida, habrá que restar V/2 a la de salida del cversr. C éstas csideracies, el diagrama e blques del circuit a utilizar es el siguiete: V LSB ed e abaic escalera de MSB 1 bits IA FIGUA 8 La red resistiva clca a la etrada del peracial ua tesió dada pr : COVESOES A/D Y D/A Ig. ALEJADO FUFAO 8

10 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. V th V. = 2 resultate de aplicar Thevei. La resistecia equivalete es: th = Pr l tat la crriete que va a circular pr la resistecia de realimetació del peracial, será la siguiete: V. 1 V I = Dde el primer térmi crrespde a la crriete que circula pr la resistecia equivalete a la red resistiva de etrada, y el segud a la que circula pr el resistr Cm V es el prduct de I pr la resistecia de realimetació del peracial, s queda: V V. V = 2 2 Cm es el úmer biari de etrada del cversr, V será V/2 para =, y V/2 para =2. Si quisiérams trabajar e cmplemet a 2 e lugar de biari desplazad, bastará c ivertir el bit mas sigificativ a la etrada. El siguiete gráfic muestra la salida para ambs tips de cversres biplares. 4/8 V 3/8 V (1) (11) (11) 2/8 V 1/8 V (111) () (1) (1) (11) /8 V verflw psitiv COMP. A 2 BIAIO DESPLAZADO 2/8 V 3/8 V 4/8 V FIGUA 9 COVESOES A/D Y D/A Ig. ALEJADO FUFAO 9

11 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. 1.c_ Errres e u CDA E la siguiete figura se represeta la trasferecia ideal de u CDA, uiédse tds ls puts c ua recta. Aalicems ls psibles errres e u CDA real. FS 7/8 Vr 6/8 Vr 5/8 Vr 4/8 Vr 3/8 Vr 2/8 Vr 1/8 Vr /8 Vr V CUVA DE TASFEECIA IDEAL (CTI) verflw FIGUA 1 E primer lugar, (Fig. 11) teems ls errres que itrduce el peracial pr cer u ffset, ls cuales prvca u desplazamiet de la recta de trasferecia hacia arriba hacia abaj de la ideal. Errr de Cer FS 7/8 Vr 6/8 Vr 5/8 Vr 4/8 Vr 3/8 Vr 2/8 Vr 1/8 Vr /8 Vr CT: CUVA DE TASFEECIA EAL V V FS CT CTI verflw /8 Vr 6/8 Vr 5/8 Vr 4/8 Vr 3/8 Vr 2/8 Vr 1/8 Vr /8 Vr CTI CT verflw EO DE CEO U OFFSET FIGUA 11 EO DE ESCALA FIGUA 12 FS 7/8 Vr 6/8 Vr 5/8 Vr 4/8 Vr 3/8 Vr 2/8 Vr 1/8 Vr /8 Vr V CTI CT verflw FS 7/8 Vr 6/8 Vr 5/8 Vr 4/8 Vr 3/8 Vr 2/8 Vr 1/8 Vr /8 Vr V CTI CT verflw EO DE LIEALIDAD FIGUA 13 GA EO DE LIEALIDAD FIGUA 14 COVESOES A/D Y D/A Ig. ALEJADO FUFAO 1

12 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Además la resistecia de realimetació del peracial itrduce errres de gaacia si tiee el valr exact para garatizar gaacia uitaria, alterad la pediete de la respuesta cm bservams e la Fig. 12. Este errr se cce cm errr de escala. U errr mas grave es el de falta de liealidad, es decir, e alguas zas de la trasferecia la relació etre el úmer de etrada y la tesió de salida deja de ser estrictamete lieal (Fig. 13). El put mas crític de u cversr de abaic es el de put medi de escala, dde cambia de estad el bit mas sigificativ (pr ejempl, si =4 e el medi de la escala se prduce el cambi de 111 a 1), c l cual si existe ua pequeña diferecia e el valr de la resistecia de etrada de ese bit, aparecerá u errr de liealidad cm el de la Fig 13. Este errr puede ser ta grave que se arribe a ua situació cm la mstrada e la figura 14, la cual se demia pérdida de la mtía, es decir, para u úmer crrespda ua tesió V mer que para 1. 2_ COVESIÓ A/D E este cas se tedrá ua curva de trasferecia (Fig. 15), e dde la etrada será aalógica, es decir, ua tesió que se medirá cm fracció de V, y la salida será u úmer. La etrada será ctiua, es decir, pdrá adptar ifiits valres, mietras que la salida será discreta, pudied teer 2 valres diferetes, dde es el úmer de bits de salida. UMEO UMEO DIGITAL DE DIGITAL DE SALIDA 111 SALIDA TASFEECIA 1 TASFEECIA IDEAL IDEAL VALO OMAL 1 VALO OMAL CUATIZADO CUATIZADO ( LSB) 1 1 LSB 1 1 LSB 1/8FS 2/8FS 3/8FS 4/8FS 5/8FS 7/8FS 6/8FS FS 1/8FS 2/8FS 3/8FS 4/8FS 5/8FS 7/8FS 6/8FS FS ETADA AALOGICA OMALIZADA ETADA AALOGICA OMALIZADA A B FIGUA 15 La primer característica imprtate a defiir e u CAD es su reslució, es decir, cuat se puede distiguir perfectamete bie etre ds iveles csecutivs de la etrada. Esta reslució etre ls iveles de etrada fraccies de V, se traduce e última istacia e el úmer de bits a la salida. Pr ejempl, si se quisiera teer ua reslució de 1/1 de V se ecesitará teer =1 bits de salida, ya que 2 1 =124. E la Fig. 15 se ha graficad la curva de trasferecia de u CAD de 3 bits. Pr ser =3, el iterval de a V de la tesió de etrada se puede dividir e 8 partes iguales. E la misma figura se ha dibujad ds curvas de trasferecia reales, que depedied de la reslució del CAD se aprximará mas mes a la curva ideal. La curva A sigue la siguiete filsfía: mietras la tesió de etrada supere el valr fracció de V igual a j/2, la salida permaece e el valr j1. Es evidete que si la reslució crece excesivamete, se pdrá apreciar diferecia algua etre la escalera real y la recta ideal. Per puede verse que c la curva A, tambié llamada curva pr trucad, se cmete demasiad errr e su aprximació a la curva ideal, ya que pr ejempl, si teems 5.98/8 de V, la salida será 5 (11 biari), es decir que se truca recrta a la fracció de COVESOES A/D Y D/A Ig. ALEJADO FUFAO 11

13 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. etrada para utilizar sl el úmer eter de ctavs. Ua mejr aprximació es la curva B, tambié llamada curva pr redde, e dde dicha curva crta a la recta ideal e ds puts pr cada ctav de V : e.5 j /8 y e j/8 para j eter etre y 7. L meciad hasta ahra es l cceriete al primer errr e u CAD, el errr de cuatificació. La curva A tiee u errr de, 1 LSB, ya que uca está pr ecima del valr teóric, per sí está hasta 1 bit mes sigificativ pr debaj. Mietras que la curva B puede estar hasta ½ bit mes sigificativ pr ecima pr debaj, c l cual el errr será ± ½ LSB. Ls CAD tambié tiee ls errres que preseta ls CDA: cer u ffset, escala y liealidad, per existe tr errr e ls CAD que se debe a la variació de la tesió a la etrada del cversr durate el tiemp de cversió. E efect, la mayría de ls CAD s circuits secueciales, c l cual ecesitará de u tiemp T para cmpletar la cversió. Si la señal a cvertir es u ivel de ctiua, habrá prblemas, per si la señal es depediete del tiemp, pr ejempl ua seide, durate el tiemp T habrá variad, c l cual tedrems u ciert errr e su cversió. El prblema será mayr cuat mayres sea la amplitud y la frecuecia de la señal, ya que será mas rápidas sus variacies. Supgams ua seide de pulsació y amplitud V /2 y deseams saber cuat es l máxim que puede variar ésta señal durate el períd de cversió T. Derivad a la expresió de la señal de etrada respect del tiemp y bteied su máxim valr hallams la máxima pediete, que multiplicada pr T, s da la máxima variació de : ΔV Δt COVESOES A/D Y D/A d V V V. ω. T =..se( ωt ) =. ω.cs( ωt) Δmax = dt i Para que este errr sea despreciable, la variació máxima de V i debería ser mer al errr de cuatificació, es decir: V. ω max. T V 2 1 < T < = 2. ωmax. π. f Veams u ejempl. Supgams que se desea implemetar u CAD para u caal telefóic, c ua reslució de 8 bits, sied la máxima frecuecia psible, (debid a u filtr que la limita ) de 3,3 KHz. Segú el terema de yquist de la tería de la ifrmació, para pder recuperar ttalmete ua señal, se ecesita muestrearla e su cversió a ua frecuecia de pr l mes el dble de la máxima existete e esa señal. E la práctica, el valr 2 resulta isuficiete, y para el cas que s cupa de u caal telefóic, se realiza el muestre a ua frecuecia de 8 KHz. Debid a que la señal dura us 3 s, u esperaría teer que exigirle al CAD u tiemp de cversió de etre 5 y 1 s, per utilizad la fórmula aterir, para que el errr e la cversió sea mer que el de cuatificació, la cversió debe realizarse cm máxim e,38 s. Es decir, que se ecesita u circuit que trabaje a frecuecias del rde del MHz, habituales e vide, para cvertir ua señal de audi. Alg de destacar es que al realizarse el muestre a ua frecuecia de 8 KHz, es decir, cada 125 s, el cversr permaece iactiv 124,62 s de cada 125 s. Se verá mas adelate cm reslver este prblema. 2.a_ CAD pr aprximacies sucesivas E la figura 16, se bserva u diagrama e blques de u CAD pr aprximacies sucesivas. 12 max Ig. ALEJADO FUFAO

14 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Csta de tres partes fudametales: u cmparadr, u CDA, y u registr de Aprximacies Sucesivas. El fuciamiet e blques, es el siguiete: El registr de Aprximacies Sucesivas recibe la rde de cversió (SOC = Start Of Cversi), presetad etces e su salida el úmer, el cual se cvierte a u valr de tesió pr medi del CDA, tesió que es cmparada c el valr de tesió de etrada a cvertir. La salida del cversr idica si se debe mdificar, si las tesies s iguales, que represeta e ese mmet el resultad buscad, tras l cual emite ua señal de fi de cversió ( EOC = Ed Of Cversi ). Observems el diagrama de fluj de la Fig 16 para estudiar mas detalladamete el cmprtamiet del registr de Aprximacies Sucesivas que es el crazó del A/D. Al recibir el SOC el SA ( Succesive Aprximati egister ), debe clcar e su salida el úmer crrespdiete a V / 2, es decir que pe e 1 el bit mas sigificativ de su salida, mateied al rest de ls bits e. Ese valr es cvertid e ua tesió V pr el CDA. El SA espera el resultad de la cmparació c la tesió de etrada. Si V < V i, el SA iterpreta que el úmer presete e su salida es pequeñ respect del ecesari, pr l tat, pe e 1 el bit de sigificació imediat iferir ( es decir, le suma a V /2, V /4 ). Si pr el ctrari, V >, el úmer a la salida, es excesiv, c l cual vuelve a cer el bit setead y pe a u el bit de sigificació imediat iferir ( Es decir, aula V /2 y prueba c V /4 ). La cversió fializa cuad el bit que se está mdificad es el LSB, es decir, cuad se ha aprximad el valr de c la reslució prpia del circuit. COMPAADO COMIEZO Vref POE E 1 EL MSB CDA < SALIDA DIGITAL V: > EPOE A CEO EL BIT ODE DE COVESIO SOC EGISTO DE APOXIMACIOES SUCESIVAS S.A.. FI DE COVESIO EOC Fue el LSB? O POE A 1 EL BIT DE SIGIFICACIO IMEDIATO IFEIO SI EOC FIGUA 16 Ests cversres tiee u tiemp de cversió del rde de 1 s. Hay trs métds que permite bteer cversres mas rápids y tambié mas lets, estad ls de Aprximacies Sucesivas e el cetr de la escala, tat e velcidad cm e precisió ( hasta 12 bits de reslució ). FI 2.b_ CAD pr arrastre COVESOES A/D Y D/A Ig. ALEJADO FUFAO 13

15 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. V CDA FS V SALIDA DIGITAL 6/8 4/8 COMPAADO 2/8 COTADO BIDIECCIOAL t 1=UP =DOW CLK FIGUA 17 E este circuit, existe ua rde de cmiez de cversió i señal de fi de cversió, si que ésta se realiza e frma ctiua, actualizádse su salida a cada istate, de tal frma que si tesió e su etrada varía c el tiemp, el cversr tratará de arrastrar su salida, siguied las variacies de su etrada. Csta de u ctadr bidireccial, u CDA y u cmparadr. Si supems que iicialmete el ctadr está e cm idica el gráfic de la Fig. 17, y clcams ua tesió V i e la etrada del cmparadr, cm ésta es mayr que la salida del CDA, a la salida del cmparadr habrá u 1 y el ctadr cmezará a ctar hacia arriba, hasta que a la salida del cmparadr haya u úmer tal que prvque ua tesió de salida del CDA mayr que la presete e la tra etrada del cmparadr, y fuerce u e la salida de éste, bligad al ctadr a ctar e frma descedete. Este prces se repite idefiidamete, lgrádse de esta frma que la salida del cmparadr siga a la tesió de etrada si la frecuecia de variació de la misma es muy elevada de md que supere la velcidad de cversió del CDA. 2.c_ CAD pr Multicmparació Cmparació Paralela. ("FLASH"). 7/8 V 6/8 V 5/8 V 4/8 V 3/8 V CODIFICADO CO PIOIDAD SALIDA DIGITAL 2/8 V 1/8 V COVESOES A/D Y D/A 2 1 COMPAADOES FIGUA 18 Ig. ALEJADO FUFAO 14

16 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Este es el cversr mas rápid, c u tiemp de cversió del rde de ls s. Está cmpuest pr 2 1 cmparadres, sied la reslució (catidad de bits) y u cdificadr c priridad. El fuciamiet es el siguiete: supógase que es mayr que 3/8 de V y mer que 4/8 de V, etces ls primers cuatr cmparadres tedrá su salida e 1. Cm el cdificadr c priridad clca e su salida el códig de la etrada de mayr pes que esté e 1, e este cas será u 3. Es evidete que la limitació para este tip de circuits es la reslució, ya que pr ejempl, para = 8 se ecesita 255 cmparadres. Ua de las aplicacies de ls CAD es e vltímetrs digitales. Ests e geeral s de 3, 3,5, 4, y 4,5 dígits, para ls que se requiere ua reslució de 1, 11, 14, y 15 bits respectivamete. Ls ds primers se pdría implemetar c CAD pr Aprximacies Sucesivas, per ls ds últims está fuera de su alcace, y i pesar e u CAD flash. Si embarg, existe tra cuestió a aalizar: ls vltímetrs digitales, mide esecialmete tesies ctiuas, c l cual bastaría c que la cversió se realizase, pr ejempl, e 1 ms. Pr l tat, se verá a ctiuació algus métds que a csta de sacrificar velcidad, lgra ua cversió muy precisa. 2.d_ CAD pr Simple ampa. Este cversr trabaja pr métd idirect, es decir, trasfrma la tesió e u tiemp, y lueg digitaliza el tiemp. SOC V=V.t/C V = V.t/C V C HAB COTADO CLK EOC SALIDA DIGITAL Ped = V/C V t FIGUA 19 t (COT = ) De la Fig. 19, pdems aalizar el fuciamiet del circuit: cuad llega la rde de cmezar la cversió, se resetea el ctadr y se descarga el capacitr C; al desaparecer el puls de iici, a la salida del itegradr, se dispara ua rampa de pediete V / C, y cm al pricipi la amplitud de la rampa es mer que V i, la salida del cmparadr estará e 1, quedad el ctadr habilitad para ctar ls pulss del Clk, cmezad de este md a aumetar el valr. Cuad la amplitud de la rampa sea igual a V i, la salida del cmparadr será y el ctadr quedará blquead e el valr fial de, y e la salida del cversr habrá u 1 idicad el fi de la cversió. El tiemp que la rampa tarda e alcazar a V i (t), será prprcial a V i, y será él quie determie el tiemp de cueta. Pr l tat será: COVESOES A/D Y D/A Ig. ALEJADO FUFAO 15

17 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. = fck. t E el mmet e que la tesió de la rampa alcaza el mism valr que V i, se verifica la siguiete igualdad: Δt. V Δ C V t. C. = i =. V eemplazad t e la expresió de se tiee: = f ck.. C. V Observad esta última expresió, se desprede que la precisió de la cversió depede de umers factres, que s: la estabilidad de la frecuecia de clck fck, la estabilidad de la tesió de referecia V, y la estabilidad de la cstate de tiemp, es decir y C deberá ser de buea precisió. Además es evidete que si la señal ctiua V i tiee icrprad u pc de ripple, este circuit es capaz de rechazarl, ya que la medició depederá del put e que la rampa crte a V i. 2.e_ CAD pr Dble ampa. El CAD pr simple rampa presetaba ds prblemas: primer, rechazaba el zumbid que puede presetar la señal de etrada, y segud, su precisió depedía de demasiads parámetrs. Veams cm sluciar el primer prblema. Supgams que e lugar de trabajar directamete c la señal a medir, primer se la itegra. Si V i es ua señal de ctiua, su itegral será ua rampa, y además, si la itegració se efectúa durate u tiemp T cstate y ccid tal que sea múltipl de 2 ms ( períd de la señal de red de 5 Hz. ), la ctribució del zumbid de red que pueda estar presete e la rampa lueg de la itegració será ula, ya que habría tats semicicls psitivs cm egativs, c l cual se slucia el primer prblema. Para pder sluciar el segud icveiete, supgams que ua vez realizada la itegració de se pase a medir ua tesió patró V bie ccida. De esta frma, si hay variacies e la cstate C e la frecuecia de Clck, afectará a ambas medicies, de tal frma que es psible bteer la tesió icógita cmparad ambas medicies, e fució del valr de V e idepedietemete de C y fck. Ambas slucies se btiee c el CAD de dble rampa que se represeta e la siguiete figura: COVESOES A/D Y D/A Ig. ALEJADO FUFAO 16

18 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. ESET CLK V 1 C LOGICA DE COTOL ESET HAB. COTADO DE DIGITOS CAY SALIDA DIGITAL SOC ITEGADO COMPAADO EOC V V.t/C = V t/c Ped=/C Ped=V/C Ped='/C t t' T = cte. (ct = 1 ) t (ct = ) FIGUA 2 E ua primer etapa se itegra a la señal de etrada durate u tiemp cstate T, que será múltipl de 2 ms. Al fial de la itegració la amplitud de la rampa será prprcial a V i, de tal frma que si etces se cmieza a itegrar a V per c pediete egativa y cstate, el tiemp t que tarde e descargarse el capacitr C del itegradr, tambié será prprcial a V i, restad sl digitalizar dich tiemp. Est se realiza mediate el ctadr de dígits, que queda habilitad para ctar durate el tiemp t pr la lógica de ctrl. Per para que la cversió sea idepediete de fck, el tiemp T tambié tedría que ser múltipl de f ck. L que geeralmete hace es l siguiete: cuad la lógica de ctrl cmieza la itegració de, tambié hace que el ctadr cmiece a ctar ls pulss de clck. Cuad el ctadr llega a1 y emite u carry, la lógica de ctrl iterrumpe la itegració de V i y cmieza a itegrar V cmezad el ctadr uevamete a ctar ls pulss de clck, hasta que el cmparadr detecta el cruce pr cer de la rampa, mmet e el cual la lógica de ctrl blquea al ctadr y emite la señal de EOC. De l expuest surge que : 1 1 T = ; Δt = V T i ; f V = Δ t. f ck = V V i ck Se ve claramete que la precisió de la cversió depede exclusivamete de la estabilidad de V. E ls vltímetrs electróics, la rde de cversió, típicamete la etrega u astable cada, pr ejempl, 2 seguds, mietras que la señal de EOC se utiliza para revar la ifrmació e el display a través de latchs, que permaece blqueads mietras el cversr trabaja a fi de que la visualizació sea estable durate cada medició. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 17

19 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. 2.f_ CAD pr Cversió TesióFrecuecia. COTADO Y SALIDA DIGITAL 1 C V V f LOGICA DE COTOL SOC ITEGADO COMPAADO EOC V V Ped=/C T T'<T t FIGUA 21 '> E el circuit mstrad e la Fig 21, l que esecialmete se hace es trasfrmar a la tesió de etrada V i, e ua señal de frecuecia igual a su amplitud y lueg digitalizar la frecuecia. Para cvertir la tesió e frecuecia, se itegra V i, c l cual se btiee ua rampa de pediete t / C. El cmparadr detecta cuad la amplitud de la rampa alcaza u valr de referecia V, istate e el cual descarga bruscamete al capacitr C, y da cmiez a ua ueva rampa, bteiédse e V ua señal diete de sierra, cuy períd es iversamete prprcial a : i T V = C V T V = V C i f 1 1 = f = T C V Para digitalizar la frecuecia, sl hace falta que u ctadr permaezca habilitad durate u tiemp patró Tp, para ctar ls pulss prveietes de la señal de frecuecia desccida debidamete cfrmads, bteied a la salida del ctadr el úmer = f.tp. = f. Tp = Tp C V Es de destacar que este circuit rechaza el zumbid de líea que pudiera haber e si se elige adecuadamete el tiemp de itegració de esta señal, per preseta el icveiete que la precisió de la cversió depede de muchs factres ( cm e el cas de la simple rampa ), existied trs métds mas cmplejs que sl depede de V. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 18

20 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. 2.g_ CAD pr Carga Balaceada. V d ( cicl de servici ) f=d.f clk 1 1~2 1 2 C V V Vc D Q COTADO Y LOGICA DE COTOL SALIDA DIGITAL =f.tp ITEGADO COMPAADO =d.f Tp=d.f CLK CLK..T CLK =(2/1)..(/V)~/V SOC clk EOC 3V/4 V/2 t V Ped=/1C Ped=/1CV/2C~( V)/1C t Vc t Clk t Q t Q & Clk FIGUA 22 t 3_ SISTEMAS DE ADQUISICIÓ DE DATOS rmalmete ls cversres A/D frma parte de l que se demia Sistema de Adquisició de dats. Ests sistemas se cmpe de varis caales pr dde se tma diversas señales aalógicas, que lueg de ser acdiciadas se digitaliza. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 19

21 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Pre Amp Acdiciadr de señal 1 Gaacia Pre Amp Gaacia Acdiciadr de señal 1 MULTIPLEXO AALOGICO MUESTEO Y ETECIO CAD POT DE ETADA D A T A EOC SOC B 2 Pre Amp Acdiciadr de señal 2 S E L E C 1 1 POT DE SALIDA U S Gaacia FIGUA 23 La Figura 23 muestra el esquema de u Sistema de Adquisició de Dats. E ella se distigue ls pricipales cmpetes. rmalmete se utiliza traductres para geerar ua tesió eléctrica prprcial a algua magitud física. Esta señal etregada pr el traductr casi siempre es de baj ivel (es decir, mer a 1V). Pr l tat cada caal del Sistema de Adquisició de Dats psee ua etapa preamplificadra de gaacia ajustable de md de darle a la señal de etrada el ivel suficiete para ser prcesada pr el rest del sistema. Se bserva que a la salida del Pre Amplificadr, se dispe de ua etapa de Acdiciamiet de la señal. Su fució es filtrar y liealizar (de ser ecesari, de acuerd al traductr emplead) la señal de etrada. Cada caal igresa a ua etrada de u multiplexr aalógic. Este dispsitiv cceptualmete es idétic al multiplexr digital, salv que trabaja c señales aalógicas. Psee etradas de selecció a las que se evía el úmer biari crrespdiete a la etrada que se desea trasmitir. A la salida, tedrems la señal presete e la etrada selecciada. Etre la salida del Multiplexr y la etrada del cversr A/D, geeralmete se ecuetra u dispsitiv demiad Muestra y eteció (Sample ad Hld). La fució del mism csiste e muestrear el valr de tesió a cvertir y mateerl cstate a la etrada del cversr A/D. De este md durate el iterval de tiemp e que el cversr tme señal desde su etrada, ésta variará ctribuyed a la precisió de la cversió. Si el A/D utilizad fuese del tip de aprximacies sucesivas dble rampa, pr ejempl, la cdició de etrada cstate se tra crítica. E el primer ua etrada variable, además de demrar la cversió puede trar iexacta la salida. E el segud itrduce errres e la rampa de carga del capacitr a la tesió de etrada. Si el A/D termia la cversió ates de que la etrada varíe ±1/2 LSB, su salida es iexacta. E sítesis, ls circuits de muestra y reteció hace c las señales aalógicas, l que ls biestables tip D hace c las señales digitales. La Figura 24 muestra u circuit teóric de muestra y reteció y u gráfic de etrada y salida del mism. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 2

22 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. TESIO C V S = SAMPLE H = HOLD S H S H S H S H S H FIGUA 24 TIEMPO Cuad cierra el iterruptr el circuit está e muestre (SAMPLE), y la tesió de salida V sigue a la etrada. Cuad se abre el iterruptr el circuit etra e md reteció (HOLD), y el capacitr matiee el valr de tesió que había a la etrada e el mmet e que se abrió el iterruptr idefiidamete hacied que la tesió de salida V permaezca cstate. Obviamete este circuit es teóric y sirve úicamete a efects de cmpreder el ccept de fuciamiet de u sistema de muestra y reteció. E la práctica, el iterruptr se implemeta mediate ua llave aalógica ctrlada pr ua señal digital. y se agrega separadres de muy alta impedacia de md que el capacitr ecuetre camis de "descarga rápida" y matega la tesió l mas cstate psible. La Figura 25 muestra u circuit práctic de muestra y reteció. A1 Iterruptr FET A2 V Ctrl S/H Excitació de Gate Capacitr de reteció FIGUA 25 A1 y A2 está e cfiguració gaacia uitaria. A1 preseta muy alta Impedacia a la etrada y muy baja a la salida. De este md carga al Multiplexr aalógic y permite que el capacitr se cargue muy rápidamete al cerrarse el iterruptr (saturar el FET), mediate ua tesió V e Ctrl S/H. Cuad el iterruptr se abre (5v e ctrl S/H, para per al crte al FET), el capacitr queda descectad de la etrada teied cm úic circuit de descarga psible la Impedacia de etrada de A2, que es muy elevada. Est permite que se prduzca descarga apreciable durate el iterval de reteció. 4_COEXIO DE COVESOES A/D Y D/A A U µp. Para fializar, resta slamete aalizar cm cectar u cversr c u micrprcesadr. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 21

23 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. Desde este put de vista pdems clasificar a ls cversres e ds categrías: Cmpatibles c el bus de u µp y cmpatibles c el bus de u µp. Ls cversres A/D cmpatibles c el bus de u µp cumple ls siguietes requisits: * Latchea iteramete sus salidas. * Salidas threestate. * E cas de ser de mas de 8 bits, psee ua ds líeas para selecciar byte alt y byte baj de md de pder leer la salida e ds psicies de E/S. Ls cversres D/A cmpatibles c el bus de u µp cumple ls siguietes requisits: * Latchea iteramete sus etradas. * Etradas threestate. * E cas de ser de mas de 8 bits, psee ua ds líeas para selecciar byte alt y byte baj de md de pder escribir el valr a cvertir a señal aalógica e ds psicies de E/S. Est permite cectar a ambs cversres a u µp e frma directa, si ecesidad de utilizar prts de E/S. El µp ls trata cm prts de E/S cmues y crrietes. E la Fig. 26 se muestra ls termiales de u A/D de 12 bits cmpatible c bus de µp. HBE y LBE trabaja de Chip Select, para ls bytes alt y baj respectivamete de la salida del cversr. Así maejad cveietemete la lógica de decdificació de E/S, el µp "ve" al A/D cm ds prts de E/S. Bus de Dats Líeas de CS D D7 D8 D12 HBE LBE D Cmetari [U1]: Págia: 22 FIGUA 26 Obsérvese e la figura aterir que las líeas crrespdietes a ls bits mas sigificativs se slapa c el byte baj, de md de cectarse a u bus de 8 bits. Est se debe a la vetaja de teer salidas threestate. De este md c u baj e LBE, se vuelca al bus la parte baja de la salida, y c u baj e HBE se vuelca, e este cas, ls cuatr bits mas sigificativs de la salida e el ibble baj del bus y e el ibble alt, "basura". Est COVESOES A/D Y D/A Ig. ALEJADO FUFAO 22

24 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. a ivel de sftware, implica ds lecturas de E/S csecutivas, a las direccies dadas pr la lógica de decdificació. ada impide que u µp trabaje c cversres cmpatibles c u bus, per debe tmarse la precaució de utilizar prts etre el µp y el cversr, ya que al teer ests cversres las prpiedades citadas aterirmete, (salidas latcheadas y threestate, etc.) existe la psibilidad de cexió directa. Si el cversr cmpatible tuviese mas de 8 bits, se debe prveer u dble latchead, cm se muestra e la siguiete figura. CS 1 LE OE D LATCH LATCH OE LE D 7 CS 3 D/A V OE LE D 8 LATCH LATCH D 11 CS 2 LE OE FIGUA 27 Cm puede verse e la Fig. 27 se trabaja c ds etapas de latche. La razó es, que si el bus del micrprcesadr es de 8 bits, ls ds latches se escribirá a la vez, c l cual, si se utilizace ua sla etapa de latches, el dat llegará e ds tiemps al cversr, y de este mddurate u tiemp se tedrá ua salida erróea. El bjetiv de la seguda etapa es justamete, al teer sus ds Lath Eable juts, pasar el dats de 12 bits de ua sla vez al cversr. El Latch Eable de esta seguda etapa, se puede maejar c u CS separad (CS3 e la figura), bié c ua líea de salida del latch, que maeja las líeas de dats D8 a D11 (Líea putada e la figura). COVESOES A/D Y D/A Ig. ALEJADO FUFAO 23

25 UIVESIDAD TECOLOGICA ACIOAL FACULTAD EGIOAL BS. AS. AEXO I Cversres Cmerciales. Tips y características Geerales: Cversres D/A. Cversres A/D. COVESOES A/D Y D/A Ig. ALEJADO FUFAO 24