Tema 3. La Unidad Aritmético-Lógica

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1 Tema 3. La Uidad Aritmético-Lógica Arquitectura de Computadores I I. T. Iformática de Sistemas Curso La Uidad Aritmético-Lógica Ídice Trasparecia: 2 / 53 Estructura e implemetació de la ALU Circuitos y algoritmos para la ALU: Operadores lógicos y de desplazamieto Operacioes sobre el sigo Suma e coma fija Suma e coma flotate Dígitos de guarda Técicas de redodeo Multiplicació y divisió e coma fija Multiplicació y divisió e coma flotate La ALU e la arquitectura vo Neuma: camio de datos y uidades fucioales La uidad de ejecució del MC68000 Bibliografía Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas

2 La Uidad Aritmético-Lógica Estructura e implemetació de la ALU (I) Trasparecia: 3 / 53 Uida aritmético-lógica (ALU): es el cojuto de operadores dispoibles e u computador Formada por: Operadores:aritméticos, lógicos y de desplazamieto Registros para almacear datos temporales Registro de estado: cojuto de flags que idica situacioes ocurridas al operar Registro cotador de programa Registro de direccioes de iterrupció Tipos de ALU: Coma fija Coma flotate Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Estructura e implemetació de la ALU (y II) Trasparecia: 4 / 53 Clasificació de los operadores: Ámbito de aplicació Realizació Número de operados Paralelismo Operació Tecología empleada Geeral Especializado Combiacioal Secuecial Moádico Diádico Serie o de dígito Paralelo o de vector De desplazamieto Lógico Aritmético MOS Bipolar Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 2

3 La Uidad Aritmético-Lógica Trasparecia: 5 / 53 Circuitos y algoritmos para la ALU (I) Operacioes de desplazamieto (I) Desplazamietos lógicos: Idepedietemete del sistema de represetació de los operados se itroduce ceros por la derecha o por la izquierda segú se trate de u desplazamieto a la izquierda o a la derecha, respectivamete El bit o los bits que sale suele copiarse e el idicador de acarreo (el último que ha salido es el que queda) Desplazamietos lógicos a la izquierda Desplazamietos lógicos a la derecha Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 6 / 53 Circuitos y algoritmos para la ALU (II) Operacioes de desplazamieto (II) Desplazamietos aritméticos: Equivale a multiplicacioes y divisioes por dos, segú sea hacia la izquierda o a la derecha, respectivamete. El sistema de represetació de los operados debe teerse e cueta si los operados tiee sigo El bit o los bits que sale suele copiarse e el idicador de acarreo (el último que ha salido es el que queda) Desplazamietos aritméticos a la izquierda e C2 Desplazamietos aritméticos a la derecha e C2 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 3

4 La Uidad Aritmético-Lógica Trasparecia: 7 / 53 Circuitos y algoritmos para la ALU (III) Operacioes de desplazamieto (III) Desplazamietos circulares: Los bits que sale por u extremo etra por el otro El bit o los bits que sale suele copiarse e el idicador de acarreo (el último que ha salido es el que queda) Desplazamieto cocateado a la izquierda Desplazamieto cocateado a la derecha Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 8 / 53 Circuitos y algoritmos para la ALU (IV) Operacioes de desplazamieto (y IV) Desplazamietos circulares a través del flag de acarreo: Los bits que sale por u extremo etra por el otro El bit o los bits que sale suele copiarse e el idicador de acarreo Desplazamieto cocateado a la izquierda a través del acarreo Desplazamieto cocateado a la derecha a través del acarreo Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 4

5 La Uidad Aritmético-Lógica Trasparecia: 9 / 53 Circuitos y algoritmos para la ALU (V) Operacioes Lógicas (I) Las operacioes lógicas realiza la operació sobre cada uo de los bits del operado o de los operados OR XOR a b a + b a b a b a b a OR b a b a XOR b Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 0 / 53 Circuitos y algoritmos para la ALU (VI) Operacioes Lógicas (y II) AND NOT a b a * b a a a b a AND b a a 0 0 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 5

6 La Uidad Aritmético-Lógica Trasparecia: / 53 Circuitos y algoritmos para la ALU (VII) Operacioes Aritméticas (I) Operacioes sobre el sigo. Cambio de sigo Sigo Magitud Complemeto a 2 E a - a -2,..., a 0 a - a -2 a a 0 E 0 a* - a -2,..., a 0... Complemeto a a* - a* -2 a* a* 0 E a -, a -2,..., a 0... a* -, a* -2,..., a* 0 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 2 / 53 Circuitos y algoritmos para la ALU (VIII) Operacioes Aritméticas (II) Operacioes sobre el sigo. Extesió de sigo. Es cuado se pasa de u operado de bits a otro de m bits co m >. Cosiste e ver como rellear los bits que sobra coservado el sigo Sigo Magitud Complemeto a y a 2 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 6

7 La Uidad Aritmético-Lógica Trasparecia: 3 / 53 Circuitos y algoritmos para la ALU (IX) Operacioes Aritméticas (III) Suma: la suma es las operació más importate de todas, ya que: Se emplea para el cálculo de la direcció de la siguiete istrucció Se utiliza para el cálculo de las direccioes a los operados Otras operacioes la emplea: multiplicació, divisió Sumador elemetal de u bit A i B i Si = Ai Bi Ci- Ci = Ai Bi + Bi Ci- + Ai Ci- C i- S i C i Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 4 / 53 Circuitos y algoritmos para la ALU (X) Operacioes Aritméticas (IV) Sumador co propagació de acarreo de bits empleado sumadores completos (full adder) de bit Problemas: Muy leto porque debe propagarse el acarreo desde el primer sumador al segudo, del segudo al tercero y así hasta que llegue al último sumador El retardo es 2 r ya que es el máximo retardo de iveles de puertas que tiee que pasar para obteer el acarreo es de dos, es el úmero de sumadores y r el retardo de las puertas Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 7

8 La Uidad Aritmético-Lógica Trasparecia: 5 / 53 Circuitos y algoritmos para la ALU (XI) Operacioes Aritméticas (V) Aceleració de la suma etera: Debido a la importacia de la suma se ha diseñado circuitos que permite acelerar el proceso Se iteta idetificar qué es lo que depede de los bits de la suma y del acarreo para mediate circuitos adicioales aticipar su cálculo Fució geeració (g i = a i b i ) Fució propagació (p i = a i b i ) Acarreo siguiete (c i+ = g i + p i c i ) Problema: fa-i variable Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 6 / 53 Circuitos y algoritmos para la ALU (XII) Operacioes Aritméticas (VI) Aceleració de la suma etera: Se iteta homogeeizar la fa-i a partir de sumadores co propagació de acarreo de 4 bits como bloque básico y se defie las fucioes de Geeració y Propagació a ivel de bloque para obteer, por ejemplo u sumador de 6 bits co aticipació Fucioes a ivel de bloque P 0 = p 3 p 2 p p 0 G 0 = g 3 +(g 2 p 3 )+(g p 3 p 2 )+ (g 0 p 3 p 2 p ) C = G 0 + P 0 c e C 2 = G + (G 0 P ) + (c e P P 0 ) Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 8

9 La Uidad Aritmético-Lógica Trasparecia: 7 / 53 Circuitos y algoritmos para la ALU (XIII) Operacioes Aritméticas (VII) Aceleració de la suma. Salto de acarreo (CSK) Es u sumador itermedio etre uo de propagació y uo de aticipació. Se basa e calcular las Pi que so de cálculo más secillo. Para u sumador de salto de acarreo de K bits: Primer propagador: 2k + (el primer sumador u ivel más) Número de puertas: 2(/k-2) Último propagador: 2k Total: úmero iveles = 4k + 2/k -3 E uestro ejemplo = 20, K = 4 um. Niveles = 2 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 8 / 53 Circuitos y algoritmos para la ALU (XIV) Operacioes Aritméticas (VIII) Aceleració de la suma. Selecció de acarreo Se basa e duplicar el hardware. Se suma los bits supoiedo acarreo cero y acarreo y mediate multiplexores se elige el resultado correcto ua vez coocido el acarreo Sumador 0 Sumador S umador 0 S um ador S umador Multipl exor 0 Sumador 0 Sumador Multiplexor T + 2tp Sumador M ul tiplexor S umador Multiplexor T + 4tp T + 6tp Supoiedo bloques de k bits T3 = Máxi mo(tiempo del m ul tiplexor, 2tp) T2 = T + 2 (/k -2) tp (co /k etapas exluidos el primero y el últim o sumador) T= (2 k + ) tp Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 9

10 La Uidad Aritmético-Lógica Trasparecia: 9 / 53 Circuitos y algoritmos para la ALU (XV) Operacioes Aritméticas (IX) Aceleració de la suma: sumador si propagació (CSA) Reduce el cálculo del tiempo casi a la mitad pero solamete es útil para más de 3 sumados Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 20 / 53 Circuitos y algoritmos para la ALU (XVI) Operacioes Aritméticas (X) Tiempo de proceso y espacio requerido por cada uo de los distitos tipos de sumadores Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 0

11 Tema 3. La Uidad Aritmético-Lógica Arquitectura de Computadores I I. T. Iformática de Sistemas Curso La Uidad Aritmético-Lógica Ídice Trasparecia: 22 / 53 Estructura e implemetació de la ALU Circuitos y algoritmos para la ALU: Operadores lógicos y de desplazamieto Operacioes sobre el sigo Suma e coma fija Suma e coma flotate Dígitos de guarda Técicas de redodeo Multiplicació y divisió e coma fija Multiplicació y divisió e coma flotate La ALU e la arquitectura vo Neuma: camio de datos y uidades fucioales La uidad de ejecució del MC60888 Bibliografía Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas

12 La Uidad Aritmético-Lógica Trasparecia: 23 / 53 Circuitos y algoritmos para la ALU (XVII) Operacioes Aritméticas (XI) Multiplicació. Algoritmo de suma desplazamieto (A x B) Iicialmete P 0 = B Sólo úmeros si sigo Multiplicado Multiplexor 0 bit + bits Desplazamieto P P 0 reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 24 / 53 Circuitos y algoritmos para la ALU (XVIII) Operacioes Aritméticas (XII) Ejemplo A = y B = 00 Multiplexor 0 bit Registro de P Operació desplazamieto P P0 00 Estado iicial + bits 00 reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 2

13 La Uidad Aritmético-Lógica Trasparecia: 25 / 53 Circuitos y algoritmos para la ALU (XIX) Operacioes Aritméticas (XIII) Ejemplo A = y B = 00 Multiplexor 0 0 bit Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma 0 + bits reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 26 / 53 Circuitos y algoritmos para la ALU (XX) Operacioes Aritméticas (XIV) Ejemplo A = y B = 00 0 Multiplexor 0 0 bit + bits 00 Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 3

14 La Uidad Aritmético-Lógica Trasparecia: 27 / 53 Circuitos y algoritmos para la ALU (XXI) Operacioes Aritméticas (XV) Ejemplo A = y B = 00 0 Multiplexor 0 bit + bits 00 Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto Suma reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 28 / 53 Circuitos y algoritmos para la ALU (XXII) Operacioes Aritméticas (XVI) Ejemplo A = y B = 00 0 Multiplexor 0 bit + bits 00 Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto Suma Desplazamieto reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 4

15 La Uidad Aritmético-Lógica Trasparecia: 29 / 53 Circuitos y algoritmos para la ALU (XXIII) Operacioes Aritméticas (XVII) Ejemplo A = y B = Multiplexor 0 0 bit + bits Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto Suma Desplazamieto Suma reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 30 / 53 Circuitos y algoritmos para la ALU (XXIV) Operacioes Aritméticas (XVIII) Ejemplo A = y B = Multiplexor 0 0 bit + bits Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto Suma Desplazamieto Suma Desplazamieto reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 5

16 La Uidad Aritmético-Lógica Trasparecia: 3 / 53 Circuitos y algoritmos para la ALU (XXV) Operacioes Aritméticas (XIX) Ejemplo A = y B = Multiplexor 0 bit + bits Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto Suma Desplazamieto Suma Desplazamieto Suma reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 32 / 53 Circuitos y algoritmos para la ALU (XXVI) Operacioes Aritméticas (XX) Ejemplo A = y B = Multiplexor 0 bit + bits Registro de P desplazamieto P P0 Operació 00 Estado iicial Suma Desplazamieto Suma Desplazamieto Suma Desplazamieto Suma Desplazamieto reloj Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 6

17 La Uidad Aritmético-Lógica Trasparecia: 33 / 53 Circuitos y algoritmos para la ALU (XXVII) Operacioes Aritméticas (XXI) Ajustes para operar co úmeros represetados e complemeto a y complemeto a 2 (co sigo) Complemeto a 2: si el multiplicador es egativo, cuado llegue el del bit más sigificativo al multiplexor, etoces, restar A Complemeto a : si el multiplicador es egativo, cuado llegue el del bit más sigificativo al multiplexor, etoces, restar A. Y además, e la fase de iicializació P y el registro de desplazamieto toma el valor iicial del multiplicado Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 34 / 53 Circuitos y algoritmos para la ALU (XXVIII) Operacioes Aritméticas (XXII) Multiplicació. Algoritmo de Booth (C2) Se trata de evitar las sumas de cero que cosume ciclos de máquia y o aporta ada al cálculo puesto que solamete se desplazaría luego el resultado. Emplea la recodificació del multiplicador buscado cadeas de s y afectádoles del peso de ese ó del 0 A = 0, B = 00 A x B = +Ax2 3 Ax Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 7

18 La Uidad Aritmético-Lógica Trasparecia: 35 / 53 Circuitos y algoritmos para la ALU (XXIX) Operacioes Aritméticas (XXIII) Divisió. Algoritmo de divisió co restauració (si sigo) Dividedo parcial iicial: tomar tatos bits del dividedo como tega el divisor. Garatizar que tato el dividedo como el divisor so positivos (si empieza por añadirle u cero a la izquierda) Sumar al dividedo el complemeto a 2 del divisor Si el resultado es positivo: Bajar u uevo bit del dividedo Añadir al cociete Si el resultado es egativo: Sumar de uevo el divisor Bajar u uevo bit del dividedo Añadir u 0 al cociete Repetir hasta que o quede más bits para bajar del dividedo Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 36 / 53 Circuitos y algoritmos para la ALU (XXX) Operacioes Aritméticas (XXIV) Divisió. Algoritmo de divisió co restauració (si sigo) A = 0000, B = 00, Cociete = 0, Resto = Restauració Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 8

19 La Uidad Aritmético-Lógica Trasparecia: 37 / 53 Circuitos y algoritmos para la ALU (XXXI) Operacioes Aritméticas (XXV) Divisió. Algoritmo de divisió si restauració (si sigo) Dividedo parcial iicial: tomar tatos bits del dividedo como tega el divisor. Garatizar que tato el dividedo como el divisor so positivos (si empieza por añadirle u cero a la izquierda) Sumar al dividedo el complemeto a 2 del divisor Si el resultado es positivo: Bajar u uevo bit del dividedo Añadir al cociete Si el resultado es egativo: Sumar de uevo el divisor e vez del complemeto al bajar el siguiete bit Bajar u uevo bit del dividedo Añadir u 0 al cociete Repetir hasta que o quede más bits para bajar del dividedo Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 38 / 53 Circuitos y algoritmos para la ALU (XXXII) Operacioes Aritméticas (XXVI) Divisió. Algoritmo de divisió si restauració (si sigo) A = 0000, B = 00, Cociete = 0, Resto = Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 9

20 La Uidad Aritmético-Lógica Trasparecia: 39 / 53 Circuitos y algoritmos para la ALU (XXXIII) Operacioes Aritméticas (y XXVII) Multiplicació y divisió e coma flotate Se puede adaptar los algoritmos vistos ates Los algoritmos se aplica a las matisas Los expoetes se suma (multiplicació) o se resta (divisió) El resultado deberá ser ormalizado y redodeado Se emplea bits de guarda para mejorar la precisió Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 40 / 53 Circuitos y algoritmos para la ALU (XXXIV) Circuitos (I) Sumador-restador e biario puro a 7 a 6 a 5 a 4 a 3 a 2 a a 0 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 S/R C - C - CF + Desbordamieto = c S R _ S Sumador-restador e sigo-magitud Se realiza tomado u sumador-restador e biario puro, y se le añade el circuito para tratar los sigos de los operados Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 20

21 La Uidad Aritmético-Lógica Trasparecia: 4 / 53 Circuitos y algoritmos para la ALU (XXXV) Circuitos (II) Sumador-restador e complemeto a 2 a 7 a 6 a 5 a 4 a 3 a 2 a a 0 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 S/R C - C - CF + S Desbordamieto = c c 2 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 42 / 53 Circuitos y algoritmos para la ALU (XXXVI) Circuitos (III) Sumador-restador e complemeto a a 7 a 6 a 5 a 4 a 3 a 2 a a 0 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 S/R C - C - + S CF Desbordamieto = c c 2 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 2

22 La Uidad Aritmético-Lógica Trasparecia: 43 / 53 Circuitos y algoritmos para la ALU (XXXVII) Circuitos (IV) Sumador-restador e exceso Habrá que corregir el resultado: Si la operació es ua suma restar M Si la operació es ua resta sumar M Si M = 2 - bastará co: º Ivertir el bit más sigificativo de cada operado 2º Operar como si fuera represetacioes e C2 3º Ivertir el bit más sigificativo del resultado Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 44 / 53 Circuitos y algoritmos para la ALU (XXXVIII) Circuitos (y V) Sumador-restador e BCD Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 22

23 La Uidad Aritmético-Lógica Trasparecia: 45 / 53 Circuitos y algoritmos para la ALU (XXXIX) Suma-resta e coma flotate (I) Para sumar o restar úmeros e coma flotate se debe:. Separar las matisas de los expoetes 2. Comparar los expoetes y: Guardar el expoete mayor que será el del resultado salvo que el úmero salga desormalizado Restar del expoete mayor el meor. Dicho úmero será el úmero de veces que se tedrá que desplazar a la derecha la matisa meor 3. Desplazar la matisa meor a la derecha para aliear las matisas 4. Realizar la suma o la resta 5. Comprobar si el úmero está ormalizado y e caso de que o lo esté, ormalizarlo 6. Realizar el redodeo si es preciso Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 46 / 53 Circuitos y algoritmos para la ALU (XXXX) Suma-resta e coma flotate (y II) Ejemplo de suma e coma flotate: Sea A y B dos úmeros expresados e coma flotate. Expoete e exceso 2 - co 8 bits y matisa tambié co 8 bits, expresada e complemeto a 2, ormalizada y si bit implícito EA = MA = EB = MB = 0 Comparamos expoetes EA(4) > EB(3). Expoete resultado EA Desplazamos MB EA-EB veces, es decir, 4 3 = ER = MR = 0 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 23

24 La Uidad Aritmético-Lógica Trasparecia: 47 / 53 Circuitos y algoritmos para la ALU (XXXXI) Dígitos de guarda Los bits de guarda se añade y se emplea úicamete detro de la Uidad Aritmético-Lógica. Se emplea para aumetar la precisió de los resultados y permitir el redodeo y la ormalizació de maera correcta. Normalmete se emplea 2 bits de guarda y u bit reteedor que se añade al fial del úmero: b 8 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 b g b g2 b r Los bits b 8 a b 0 so u dato de 8 bits b g es el primer bit de guarda que se emplea para la ormalizació b g2 es el segudo bit de guarda que se emplea para el redodeo b r es el bit retedor que se emplea para o perder la precisió e la operació de resta y que se matiee a al pasar u por él Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 48 / 53 Circuitos y algoritmos para la ALU (XXXXII) Técicas de redodeo Al pasar de la ALU a los registros o la memoria, los bits de guarda y el bit reteedor, tiee que elimiarse por lo que se deberá teer e cuata para mejorar la precisió del resultado Existe varias técicas de redodeo etre las que destaca: Trucació: se elimia los bits de guarda y el bit reteedor Forzar a el LSB: se poe a el bit meos sigificativo del resultado y se truca los bits de guarda Redodeo al más próximo: es la más difícil de implemetar pero la que mejor resultado proporcioa. Si supera la mitad del valor de los bits de guarda se suma uo al resultado. Si o llega a la mitad, se truca. E el caso de que sea la mitad, se fuerza a par. Para 3 bits de guarda las combiacioes 000, 00, 00, 0 trucaría. Co 0, 0 y se sumaría al resultado. La combiació 00 sumará si el LSB es ó trucará si el LSB es 0 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 24

25 La Uidad Aritmético-Lógica Trasparecia: 49 / 53 ALU y Arquitectura Vo Neuma (I) Camio de datos El órgao aritmético de la arquitectura vo Neuma se deomia camio de datos o datapath Costa de: uidades aritmético-lógicas, desplazadores, registros y camios de comuicació etre ellas El camio de datos cotiee el estado del computador Tambié cotiee el registro cotador de programa CP y el registro de direccioes de iterrupció El camio de datos ifluye e el coste del procesador, aproximadamete ecesita la mitad de los trasistores y la mitad del área de silicio del procesador La duració del ciclo de reloj está determiada por los circuitos más letos por lo que e el procesador es el camio de datos el que hace de cuello de botella Los pasos clave para diseñar el camio de datos so: Elegir el úmero de puertos del baco de registros Seleccioar el tipo de ALU o de ALUs Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 50 / 53 ALU y Arquitectura Vo Neuma (II) Camio de datos. Registro de estado Al realizar operacioes aritméticas, existe ua serie de biestables de estado asociados a ellas y que se suele recoger e u registro de estado El objetivo es guardar costacia de alguas características del resultado de las operacioes realizadas Los biestables de estado más frecuetes so: Cero, sigo, desbordamieto y acarreo Paridad del resultado, acarreo BCD Codicioes de excepció. Alguas de ellas se basa e el coteido de los biestables de estado: desbordamieto. Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 25

26 La Uidad Aritmético-Lógica Trasparecia: 5 / 53 Ejemplo de hardware real (I) Alpha Aceleració de la suma (I) Uidad de cálculo etero (Ebox ) Cotiee u camio de datos de 64 bits Adder Logic box Barrel shifter Bypassers Iteger multiplier Archivo de registros co 32 registros de 64 bits, 4 ports de lectura y 2 de escritura. Uidad de cálculo de Puto Flotate (Fbox ) Cotiee: Multiplicador/Sumador Divisor U archivo de registros de 32 etradas, co registros de puto flotate de 64 bits U registro de cotrol accesible por el usuario (FPCR) que cotie: Cotroles para modos de redodeo diámico Iformació del flag de excepcioes Acepta ua istrucció por ciclo, co excepció la istrucció de divisió. Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 52 / 53 Ejemplo de hardware real (II) Alpha Aceleració de la suma (y II) El sumador de las uidades de eteros y de coma flotate del microprocesador Alpha 2064 es de 64bits y realiza 2 sumas por ciclo de reloj ya que es segmetado de 2 etapas Se combia tres métodos de suma biaria: Propagació de acarreo e bloques de 8 bits Selecció de acarreo e 2 bloques de 32 bits Aticipació de acarreo etre ambos bloques de 32 bits E todos los camios de datos se ha colocado latches de maera que el operador cueta co dos etapas aisladas que permite realizar dos operacioes por ciclo Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 26

27 La Uidad Aritmético-Lógica Trasparecia: 53 / 53 Ejemplo de hardware real (III) La uidad de ejecució del MC68000 (I) 8 registros de direccioes de 32 bits divididos e parte alta y parte baja e 2 bacos separados Operacioes sobre: Direccioes puede ser de 6 o de 32 bits Datos de 8, 6 ó 32 bits. El cojuto de los registros esta orgaizado e 3 seccioes de modo que se pueda realizar operacioes a la vez e cada ua de las seccioes. La UE posee ua uidad que realiza operacioes especiales Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas La Uidad Aritmético-Lógica Trasparecia: 54 / 53 Ejemplo de hardware real (y IV) La uidad de ejecució del MC68000 (y II) Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 27

28 La Uidad Aritmético-Lógica Trasparecia: 55 / 53 Bibliografía Estructura y diseño de computadores David A. Patterso y Joh L. Heessy. Reverté, 2000 Capítulo 4 Arquitectura de computadores. U efoque cuatitativo Joh L. Heessy y David A. Patterso. Mc Graw Hill, 3ª ed, 2002 Apédices A: aritmética de computadores Orgaizació y arquitectura de computadores William Stalligs. Pretice Hall. 996 Capítulo 8 Departameto de Automática Área de Arquitectura y Tecología de Computadores I. T. Iformática de Sistemas 28