Circuitos Combinacionales

Transcripción

1 Tema 5 Circuitos Combiacioales De cómo costruir equeñas células combiacioales co eficicecia

2 Coteidos del tema 1. Itroducció 2. Puertas NAND y NOR 1. Puto de comutació 2. ayout de ua uerta NAND y NOR 3. Geeració de ua fució combiacioal 4. Puertas XOR 5. Puertas lógicas co uertas de trasmisió

3 1. Itroducció Diseñar circuitos itegrados requiere u coocimieto detallado de la tecología del fabricate elegido Diseñar sigifica ifi coocer qué valores de los arámetros geométricos damos ara obteer u comortamieto deseado. as uertas CMOS hereda ciertas roiedades ya estudiadas e el iversor CMOS: Cosumo estático cero Trasistores coecta a DD y trasistores coecta a GND Cada etrada tiee u ar de trasistores, uo y otro

4 El esquema geeral de ua uerta CMOS se uede describir de la siguiete maera: DD I1 I2 I3 PUN PMOS Oly F G I 1 I 2 I 3 PDN NMOS Oly SS PUN ad PDN are Dual Networks

5 Puertas NAND y NOR a uerta NAND de dos etradas tiee el esquema siguiete: A B M1 M2 M3 M4 DD 0 0 OFF OFF ON ON OFF ON ON OFF 1 B M3 M4 1 0 ON OFF OFF ON ON ON OFF OFF 0 A M2 M1 GND

6 Si M1M2 y M3M4: ) ) M 1 M 2 ) M 3 ) M 4 as dimesioes equivaletes: Para M1 y M2 está e serie 1 2 M 12 Para M3 y M4 e aralelo 3 4 M 34

7 a que estamos cosiderado u iversor equivalete, odemos calcular los márgees de ruido a artir calcular los márgees de ruido a artir de la ecuació del iversor T DD T ) ( ( T ) DD T M i SP M M i SP M

8 Extesió a N etradas DD M3 M4 M ) N N ) M M M M1 GND SP i N N 1 M M T ( N N M M DD T )

9 Queda: SP i M T ( ) DD T M N M 1 1 N M

10 a fució NOR de dos etradas tiee el esquema siguiete DD GND A B M1 M2 M3 M4 0 0 OFF OFF ON ON OFF ON ON OFF 0 A M4 M3 1 0 ON OFF OFF ON ON ON OFF OFF 0 B M1 M2

11 Si M1M2 y M3M4: ) ) 2 ) M 3 ) M 4 M 1 M as dimesioes equivaletes: Para M1 y M2 está e aralelo 1 2 M 12 Para M3 y M4 está e serie 3 4 M 34

12 a que estamos cosiderado u iversor equivalete, odemos calcular los márgees de ruido a artir calcular los márgees de ruido a artir de la ecuació del iversor T DD T ) ( ( T ) DD T M i SP M M i SP M

13 Extesió a N etradas DD M N ) M N )M M1 M3 M4 M GND SP i N N 1 M M T ( N N M M DD T )

14 Queda: SP i M M 1 N T M ( M N DD T )

15 2.2 ayout de ua uerta NAND y NOR

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18 3.Puertas CMOS comlejas U rocedimieto geeral ara defiir el layout de ua celda comleja, co estructura arbitraria. a oeració NAND tiee los trasistores del lao P e aralelo y los del lao N e serie a oeració NOR tiee los trasistores del lao N e aralelo y los del lao P e serie

19 Procedimieto geeral: Trasformació de la fució e miitérmios: 1. Suma de roductos Σ(π) ( ) 2. Productos de sumas π(σ) Se trata de realizar ua descomosició jerárquica a dos iveles. os miitérmios se deomia gruos. a) Si se trata de sumas (OR) de miitérmios, los odremos e serie e el lao P y e aralelo e e lao N b) Si se trata de roductos (AND) de miitérmios los odremos e aralelo e el lao P y e serie e el lao N c) Si los miitérmios so roductos de valores de etrada se colocará trasistores e serie e el lao N y e aralelo e el lao P d) Si los miitérmios so sumas de valores de etrada se colocará trasistores t e aralelo l e el lao N y e serie e el lao P e) Fialmete se ajusta los iversores ara cambiar olaridades. a salida es egada

20 Ejemlo: C D A B Si cosideramos la exresió como suma de roductos, tiee estructura NOR: DD DD C D A B C A B GND D GND

21 4. Puerta XOR Es ua fució que o se uede clasificar como las ateriores: A B A B DD A B /A /B A /A B /B GND

22 4. Puertas de trasmisió Se basa e el uso de dos trasistores, u y otro e oosició /S /S A A S S

23 41ayout 4.1 de ua PT

24 4.2 Alicacioes Multilexor A S B S A /S B A B C D S /S1 S1 /S2 S2

25 A B C D /S1 S1 /S2 S2

26 Otras uertas /A Puerta OR A B /A B Puerta XOR A /B /A B