Circuitos Secuenciales Máquinas de Estado. Por: Carlos A. Fajardo

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1 Circuitos Secuenciles Máquins de Estdo Por: Crlos A. Fjrdo

2 Qué hemos visto? Sistems Digitles Profesor: Crlos Fjrdo 2

3 Sistems Digitles Profesor: Crlos Fjrdo 3 Estructur de un circuito secuencil síncrono Lógic de Slid Entrd extern Lógic del estdo Siguiente D_bus D Q Q_bus Registro clk

4 Sistems Digitles Profesor: Crlos Fjrdo 4 Registro Contdor Binrio Ascendente +1 D_bus D Q Q_bus Slid clk Reset Reset

5 Sistems Digitles Profesor: Crlos Fjrdo 5 Registros de desplzmiento Lógic de Slid Q(0) Entrd serie Desplz 1 - bit D_bus D Q Q_bus Registro clk

6 Mquin de estdos finitos Finite Stte Mchine (FSM) Sistems Digitles Profesor: Crlos Fjrdo 6

7 Máquin de estdos finitos Circuitos secuenciles regulres: L lógic del estdo siguiente tiene un ptrón definido (un contdor, desplzr un bit) Contdores Registros. Máquin de estdos finitos: L lógic del estdo siguiente NO tiene un ptrón definido. Sistems Digitles Profesor: Crlos Fjrdo 7

8 Generliddes de ls FSM Son circuitos síncronos. El circuito v cmbindo de estdo con cd flnco de reloj. El estdo siguiente está determindo por l lógic del estdo siguiente. Sistems Digitles Profesor: Crlos Fjrdo 8

9 Sistems Digitles Profesor: Crlos Fjrdo 9 Clsificción según ls slids Entrd extern clk Lógic del estdo Siguiente D_bus D Q Registro Q_bus Lógic de Slid Mely Lógic de Slid Moore Slid Mely Slid Moore

10 Sistems Digitles Profesor: Crlos Fjrdo 10 Nuestro Enfoque: Slids tipo Moore Entrd extern clk Lógic del estdo Siguiente D_bus D Q Registro Q_bus Lógic de Slid Moore Slid Moore

11 Digrm de Estdos Sistems Digitles Profesor: Crlos Fjrdo 11

12 Sistems Digitles Profesor: Crlos Fjrdo 12 Digrm de Estdos Contdos Ascente/Descendente S0 Y=00 / y entrds / slids S3 Y=11 S1 Y=01 S2 Y=10

13 Sistems Digitles Profesor: Crlos Fjrdo 13 Digrm de Estdos Contdos Ascente/Descendente S3 Y=11 S0 Y=00 S2 Y=10 / y S1 Y=01 Cd circulo represent un estdo de l FSM. Cd estdo tiene un nombre único Un rco represent l condición de slto de un estdo otro estdo. Cd rco tiene un condición lógic pr que se dé el slto. Ocurre un slto cundo l condición es 1.

14 Ejercicio 1: Puert TIA Adptdo de: Sistems Digitles Profesor: Crlos Fjrdo 14

15 Puert TIA Sistems Digitles Profesor: Crlos Fjrdo 15

16 Sistems Digitles Profesor: Crlos Fjrdo 16 Puert TIA El profesor Bcterio le h pedido yud pr que le diseñe el circuito de control de l nuev puert secret que se v instlr en el curtel generl de l T.I.A. L puert secret h sido convenientemente disimuld en un crtel publicitrio de un conocido fbricnte de puerts, tl como se muestr en l figur siguiente: L puert secret está diseñd pr ser usd únic y exclusivmente por l prej de supergentes más fmos de l genci: Mortdelo y Filemón. Pr ello se hn colocdo dos sensores mbos ldos de l puert justo l ltur de l cbez de cd uno de los dos gentes, representdos en l figur medinte Sm y Sf.

17 Sistems Digitles Profesor: Crlos Fjrdo 17 El funcionmiento de l puert Pr ctivr el mecnismo Mortdelo y Filemón hn de colocrse mbos ldos de l puert, justo delnte de su sensor correspondiente. Cundo el sistem detecte est situción se encenderá un luz que se h disimuldo justo detrás de ls letrs E del crtel. A continución Filemón tendrá que colocrse delnte de l puert pr que el sensor Sf deje de detectrlo. Pr confirmr este pso el circuito pgrá l letr E. Cundo Mortdelo ve que se h pgdo l luz se pondrá tmbién delnte de l puert pr que el sensor Sm deje de detectrlo. El circuito entonces ctivrá un señl pr brir l puert, est señl sólo deben durr un ciclo de reloj.

18 Sistems Digitles Profesor: Crlos Fjrdo 18 El funcionmiento de l puert Un vez inicid l secuenci, si en lgún pso se reliz un cción equivocd, como por ejemplo que se Mortdelo en lugr de Filemón el primero en ponerse delnte de l puert, se ctivrá un lrm pr lertr todos los gentes de l T.I.A. de un posible intento de slto su sede. Dich lrm seguirá ctiv hst que se vuelv inicilizr el circuito con l señl de reset. Pr tener en cuent: Los sensores Sm y Sf dn un 1 cundo detectn un person enfrente de ellos y un 0 en cso contrrio. El sistem cuent con un reloj de 50MHz.

19 Digrm de Estdos reset Sm Sf Sm, Sf / E, P, A ESPERA 000 Sm Sf Abrir_P 010 Alrm 001 Encender_E 100 Sm Sf Sf Sm Sm Sf Sm Sf Apgr_E 000 Sm Sistems Digitles Profesor: Crlos Fjrdo 19 Sf

20 Descripción en VHDL Sistems Digitles Profesor: Crlos Fjrdo 20

21 fin Sistems Digitles Profesor: Crlos Fjrdo 21

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