Relación área-potencia en la implementación con aritmética distribuida de un Filtro FIR en FPGA

Transcripción

1 Relacón área-potenca en la mplementacón con artmétca dstrbuda de un Fltro FIR en FPGA F. Angarta, J. Marn-Rog, E. Todorovch 2, E. Boemo 2 2 School of Engneerng at Gandía, Unversdad Poltécnca de Valenca, Span faanpre@doctor.upv.es, jomara@eln.upv.es School of Engneerng, Unversdad Autónoma de Madrd, Span {etodorov,eduardo.boemo}@uam.es Resumen En este artículo se ha evaluado el efecto que tene sobre el consumo de energía la mplementacón basada en artmétca dstrbuda con arqutecturas que procesan los datos con bts o dígtos en sere, o en paralelo. Para ello se ha aplcado dcha artmétca a un fltro FIR de 64 coefcentes que procesa los datos a una velocdad de 2.5 MHz. Se ha meddo físcamente su consumo y se ha evaluado el msmo con la herramenta A-DyP. Como conclusón cabe resaltar que el consumo total es menor en la versón paralela. Sn embargo la relacón área-consumo es más favorable en la mplementacón sere.. Introduccón Los fltros FIR se utlzan en la mayoría de las aplcacones de tratamento dgtal de la señal. Para su mplementacón en FPGA, se suele utlzar artmétca dstrbuda debdo prncpalmente, a que los dspostvos poseen abundantes recursos de almacenamento (look-up tables) dstrbudos por todo el chp y a la facldad de automatzar el proceso de mplementacón [,6]. Orgnalmente, la artmétca dstrbuda fue propuesta como un método de procesado en sere de los datos con el fn de computar algortmos basados en la suma de productos con un coste en área reducdo. El msmo método permte aumentar la velocdad de cómputo de los datos, procesando dígtos (agrupacones de bts), en sere o todo el dato en paralelo, a costa de un aumento del área de los crcutos que lo mplementan. En este artículo se ha evaluado el consumo de energía de un algortmo (un fltro FIR) mplementado con artmétca dstrbuda en funcón del tpo de procesado: sere, dígtos en sere o paralelo. El supuesto del que se parte es que, con los dspostvos FPGA de últma generacón, es posble aplcar procesado sere o paralelo en las aplcacones que requeren velocdades moderadas (del orden de algunas decenas de MHz). Por tanto, s el objetvo de la mplementacón es reducr el consumo, es necesaro constatar la nfluenca de cada una de las posbldades arqutecturales. El consumo medo dnámco del crcuto está dado por: V 2 dd f clk 2 P = C E( sw) Donde C es la capacdad del nodo del crcuto, V dd es la tensón de almentacón, que se supone constante en todo el crcuto, E(sw) es el número medo de transcones por cclo de reloj (swtchng actvty), y f clk es la frecuenca de reloj. El sumatoro se hace para todos los nodos del crcuto. Las mplementacones del fltro propuesto tenen dferentes tamaños de dgto a frecuenca de muestreo constante. Entonces, a medda que se hace menor el tamaño de dígto, se debe aumentar la frecuenca de trabajo nterna. Pero tambén, el área va a ser menor a medda que se reduce el tamaño de dígto. Observando la Ec., se puede pensar por un lado, que el consumo va a aumentar por el ncremento en la frecuenca de reloj. Pero por otro lado, y en la msma medda que aumente la frecuenca de reloj, se va a reducr el área, y consecuentemente, la capacdad. ()

2 Lo que se va a ver en este artículo, es cual de los dos efectos va a predomnar: menor área con menos consumo o mayor frecuenca con un consumo más alto. La organzacón del artículo es la sguente. En la seccón 2 se ntroduce la base teórca de la artmétca dstrbuda aplcada a los fltros FIR. En la seccón 3 se presenta el expermento realzado para evaluar el consumo en funcón de la arqutectura. En la seccón 4 se detallan los resultados. Fnalmente, se resumen las conclusones del trabajo. tamaño 2 x W ROM, donde W ROM W C + log 2 (), sendo el número de operacones (sumas). El tempo de computacón es de W D cclos de reloj. Esta memora se mplementa en la FPGA de manera dstrbuda, utlzando las LUTs (look-up tables). 2. Artmétca Dstrbuda Un fltro FIR con coefcentes constantes de M etapas (coefcentes) está caracterzado por la sguente ecuacón: M [ ] y n = h[ n] x[ n k] (2) n= Una manera efcente de mplementar este fltro sobre una FPGA es utlzar artmétca dstrbuda [4], ya que ésta se basa en almacenar los productos parcales de las multplcacones en tablas (look-up tables), evtando así el uso de multplcadores, que representan una reduccón de la velocdad y un ncremento del área. La artmétca dstrbuda se basa en la computacón de una suma de productos. Fgura. Suma de productos con artmétca dstrbuda. Las operacones a realzar son: una secuenca de búsquedas en tablas, sumas, restas y desplazamentos de la señal de entrada. Todas estas operacones se pueden mplementar en una FPGA de forma efcente. El tamaño de la tabla puede llegar a ser muy grande. Una manera de reducr este tamaño es fracconar la memora. Para /k partcones de k bts se pasa de necestar una memora de tamaño 2 a /k memoras de tamaño 2 K y, además, hay que añadr un acumulador multoperando. y = a x = a x (3) y = a - x + x 2 (4) K K= y = a x + a x 2 (5) K K K= K K K 2 K= ( x,.., x ) + F ( x,.., x ) y = F (6) F K sólo puede tener un número fnto de valores (2 ) y, por lo tanto, puede ser computada y almacenada en una memora. La mplementacón de la suma de productos se lustra en la fgura. La memora ROM es de Fgura 2. Fltro FIR Sere de 3 etapas. Para mejorar la velocdad se puede aumentar el número de bts por entrada. De este modo se trabaja con Dgt-Seral y tamaño de dígto D. En

3 este caso se obtene una salda cada W D /D cclos de reloj. La máxma velocdad se obtene cuando D es gual a W D, que es el caso paralelo. En la Fgura 2 se muestra un ejemplo de la mplementacón de un fltro FIR de 3 etapas usando artmétca dstrbuda. 3. Expermento Las meddas de consumo se hceron sobre dferentes mplementacones de un fltro FIR basado en artmétca dstrbuda, paso bajo, de 64 coefcentes, con una frecuenca normalzada de corte de 2/3. El tamaño de los coefcentes es de 6 bts, y para la entrada y salda la cuantfcacón es de 8 bts. La frecuenca de muestreo, no normalzada f s, es sempre de 2.5 MHz. Las mplementacones dferen en el tamaño del dígto y en la frecuenca de trabajo, a medda que se aumenta el dígto, la frecuenca de trabajo dsmnuye, para así mantener la frecuenca de muestreo de 2.5 MHz. La mplementacón en paralelo trabaja a una frecuenca de 2.5 MHz y la sere a una frecuenca 8 veces mayor, o sea MHz. realzaron, mplementado los fltros en un dspostvo Vrtex-E xcv4e -8 de Xlnx montado en la placa de desarrollo HW AFX PQ24- del msmo fabrcante. Las señales de entrada y el reloj se generaron medante el modulo generador de patrones del equpo TLA-75 de Tektronx. Con este msmo equpo, pero utlzando el modulo de analzador lógco, se verfcó la salda de cada fltro, para confrmar su correcto funconamento. Las meddas tensón y de corrente se realzaron con dos multmetros con una resolucón en la medda de tensón de mv y en corrente de ma. La Fgura 4 muestra el dagrama de conexón que se utlzó para el expermento. Las meddas de tensón y corrente se realzaron sobre el núcleo de la FPGA, sn nclur los puertos de entrada salda. - Magntud (db) Frecuenca ( π rad) Fgura 3. Respuesta en frecuenca del fltro. Los fltros sobre los que se hceron las meddas, son los presentados en [], que han sdo dseñados utlzando el emplazado relatvo (RPM) para mnmzar el efecto sobre la velocdad, de los camnos crítcos y aprovechar los recursos al máxmo, evtando el uso de hardware nnecesaro. Las meddas de consumo total se hceron físcamente. Las estmacones y el análss de consumo, medante la herramenta A-DyP presentada en [5]. Las meddas físcas se Fgura 4. Montaje del expermento. Un factor mportante a tener en cuenta a la hora de realzar las meddas, es que la tensón en el núcleo debe ser la msma para todos los casos. Con esto se garantza el msmo entorno de expermento para todos los casos, y hace que los resultados sean comparables. 4. Resultados Dependendo de la aplcacón es posble elegr entre los dferentes tpos de mplementacón del fltro, tenendo en cuenta el consumo y el área que ocupan a la msma frecuenca de muestreo. Como se ve en la Fgura 5, el área es nversamente proporconal al consumo: a mayor área, menor consumo. S la prordad en el dseño es el área, se debería usar la mplementacón sere, ya que es cas W d (en este caso W d =8) veces menor que la mplementacón paralela. Pero, s al contraro, la prordad es el consumo de potenca o energía por

4 operacón (EPO), la mplementacón en paralelo es la deal. La EPO en el caso sere es cas el doble que para la versón paralela. Power (mw) Internal Dgt Sze Fgura 5. Relacón área potenca del fltro FIR Es nteresante observar por separado la potenca de sncronzacón del resto. En la gráfca se observa que la potenca dnámca de la lógca varía muy poco. Se ncrementa en las versones donde se seralza debdo a la lógca adconal. Se puede asocar una cantdad de energía al cómputo de datos [3]. Al realzarse la msma cantdad de computacón, se necesta la msma cantdad de energía. En este punto, es mportante aclarar que la segmentacón mnmza, en todas las mplementacones, la actvdad espura. En cuanto a la potenca de sncronzacón, la versón sere consume poco más de 3 veces mas potenca que la versón paralela. Del msmo modo que en la segmentacón [2], se necesta potenca adconal para gestonar (seralzar, en este caso) los datos. La potenca total, combnando sncronzacón y potenca dnámca, crece de tal forma que para la versón sere no llega a ser el doble que en la versón paralela. Entonces, s se optmza área y potenca, convene usar la versón sere (Fgura 6). Area (Slces) Clk Dyn Total Area A*P (ormalzed) 4,5 4, 3,5 3, 2,5 2,,5,, Internal Dgt sze Fgura 6. Producto área-potenca. La herramenta A-DyP para la estmacón del consumo medo, permte construr los mapas de consumo medo de los crcutos estudados. En la Fgura 7 y 8 se ven los mapas para las versones sere y paralela respectvamente. Se ve gráfcamente lo expuesto en esta seccón: la reduccón de área va acompañada de un aumento de consumo (eje z). Se observa adconalmente, que estos mapas permten dentfcar los elementos del dseño que más energía dspan. De esta manera se puede aplcar alguna técnca de dseño para bajo consumo adecuada [2]. El caso sere presenta un pco de consumo en la zona donde se encuentra la memora dstrbuda. En el caso paralelo, el pco de consumo está en el sumador-acumulador a la salda del fltro. Fgura 7. Mapa de consumo para la versón sere.

5 Fgura 8. Mapa de consumo para la versón parelela. 5. Conclusones Jornadas de Computacón Reconfgurable y FPGAs - JCRA 23. Madrd, (Sep. 23). [3] Stanley A. Whte: Applcatons of Dstrbuted Arthmetc to Dgtal Sgnal Processng: A tutoral Revew, IEEE ASSP Magazne, (Jul. 989). [4] Todorovch, E., M. Glabert, G. Sutter, S. Lopez-Buedo, and E. Boemo: A Tool for Actvty Estmaton n FPGAs, Lecture otes n Computer Scence, Vol Sprnger- Verlag, Berln Hedelberg, p34-349, (22). [5] Rchard P. Feynman, Feynman Lectures on Computaton, Perseus Books, 996. [6] Gustavo Sutter, Aportes a la Reduccón de Consumo en FPGAs, Ph. D. Thess, Departamento de Ingenería Informátca, Escuela Poltécnca Superor, Unversdad Autónoma de Madrd, Aprl 25. En este artículo se ha evaluado desde el punto de vsta de consumo de energía, el efecto que tene en un fltro dgtal basado en artmétca dstrbuda su mplementacón con arqutecturas procesando los bts o dígtos en sere y en paralelo. Se ha propuesto un expermento, se ha meddo físcamente su consumo y se ha evaluado el msmo con la herramenta A-DyP. Se concluye que el consumo total va a ser mayor en la versón sere. Pero esto se debe solamente al aumento de la potenca de sncronzacón. La potenca de la lógca es práctcamente la msma en todas las versones porque la cantdad de energía necesara para este msmo cómputo, se haga en sere o en paralelo, es la msma. Entonces, el factor de aumento de potenca es menor que el factor de reduccón de área a medda que se seralza. Por lo tanto la relacón área-consumo es más favorable en la mplementacón sere. Cabe destacar que estos resultados son extrapolables a cualquer algortmo mplementable con artmétca dstrbuda. Referencas [] Xlnx: Dstrbuted Arthmetc FIR Flter v 9. LogcCore Product Specfcaton. DS-24, (May. 24). [2] Angarta F.E., Canet M.J., Valls J., Vcedo F: Implementacón de un Core-IP Fltro FIR Basado en Artmétca Dstrbuda, III