Implementación mediante Reconfiguración Dinámica y Parcial del Algoritmo Criptográfico IDEA usando Handel-C

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1 Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C José M. Granado, Mguel A. Vega, Juan M. Sánchez, Juan A. Gómez Unversdad de Extremadura. Departamento de Informátca Escuela Poltécnca. Campus Unverstaro s/n. 007, Cáceres. Span {granado, mavega, sanperez, jangomez}@unex.es Resumen. En este trabajo presentamos una mplementacón del algortmo crptográfco IDEA medante la utlzacón de hardware reconfgurable (FPGAs). Además, con el fn de aumentar el rendmento del algortmo, se ha utlzado la reconfguracón dnámca parcal para mplementar veloces multplcadores KCM, permténdonos obtener una elevada velocdad de encrptacón (hasta,757 Gb/s).. Introduccón En este trabajo veremos en prmer lugar una descrpcón del algortmo crptográfco IDEA; a contnuacón presentaremos qué lenguajes se han empleado para la mplementacón de componentes segudo de una descrpcón de los componentes mplementados, tanto reconfgurables como no reconfgurables. Posterormente descrbmos cómo se realza la reconfguracón dnámca parcal y explcamos cómo se ha realzado la mplementacón completa del algortmo. Por últmo, analzamos tanto los resultados obtendos como las conclusones alcanzadas. 2. El algortmo IDEA IDEA [0] es un algortmo de encrptacón de bloques de texto de 6 bts utlzando una clave de 28 bts, sendo la msma para cfrar y descfrar (algortmo de clave prvada), la cual se utlza para generar 52 subclaves de bts. El algortmo consta de 8 fases déntcas (fgura (a)) más una últma fase más corta denomnada fase de transformacón (fgura (b)). Z Bts Bts Bts Bts Z Bts Bts Bts Bts : Sumador módulo 2 : XOR : Multplcador módulo 2 + Z j : Subclave j-ésma de la fase -ésma Fgura. Z 2 Z 5 Z 2 Z 3 Z 6 Bts Bts Bts Bts Z 3 Bts Bts Bts Bts Descrpcón de las fases del algortmo crptográfco IDEA 3. Implementacón de componentes Z Z (a) (b) Para la mplementacón de los componentes se han utlzado dos lenguajes de descrpcón de hardware (HDLs). En prmer lugar tenemos el lenguaje VHDL []. Este lenguaje se ha utlzado para la ISBN-0: ISBN-3: Pág. 80

2 Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C mplementacón de los componentes que posterormente serán reconfgurados en tempo de ejecucón. El segundo lenguaje utlzado es Handel-C [] de Celoxca [2], un lenguaje con un mayor nvel de abstraccón que VHDL y que va a encargarse de mplementar los regstros de segmentacón, la memora de almacenamento de los datos, la unón de todos los componentes mplementados en VHDL y los mecansmos de comuncacón Host- FPGA. x20 20 x20 20 x20 20 x Elementos reconfgurables del dseño Fgura 2. Estructura del multplcador KCM S observamos las fguras (a) y (b), podemos comprobar que en los multplcadores y en algunos sumadores uno de los operandos es una subclave, es decr, una constante, la cual se mantendrá fja durante todo el proceso de encrptacón/desencrptacón. Esto nos permte utlzar multplcadores KCM y sumadores KCA, que serán los elementos que se modfcarán dnámcamente en tempo de ejecucón... Multplcadores KCM Los KCM [2] (Constant Coeffcent Multpler) son un tpo de multplcador en el que uno de los valores permanece constante. Se basan en la utlzacón de s (Look Up Tables) para almacenar todos los posbles valores resultantes de la multplcacón del valor de entrada por esa constante. Sn embargo, en lugar de almacenar todos los posbles valores (que en nuestro caso serían 2 ya que nuestros datos son de bts), vamos a utlzar úncamente s de bts de entrada y 20 bts de salda (número de bts resultante de multplcar un valor de bts por uno de ) y, a contnuacón, realzaremos un pequeño árbol de sumas con los resultados de las s para obtener el valor fnal de la multplcacón. Cada una de las s que van a formar parte del multplcador KCM (ver fgura 2) van a estar compuestas por 20 s x, devolvendo cada una de ellas uno de los bts del resultado. El contendo de estas s será modfcado en tempo de ejecucón en funcón del valor de la subclave que ntervenga en cada multplcacón..2. Multplcador KCM módulo 2 + S analzamos la descrpcón del algortmo IDEA hecha en el apartado 2, vemos que los multplcadores que se utlzan son multplcadores módulo 2 +. Para mplementar estos multplcadores vamos a utlzar el algortmo Low-Hgh [7]. En este algortmo se dstnguen tres stuacones dferentes, sendo a y k los operandos de la multplcacón: a==0 El resultado será -k k==0 El resultado será -a a 0 y k 0 El resultado será la multplcacón módulo 2 + de a*k. Veamos cómo mplementar este algortmo. La multplcacón módulo 2 + Fgura 3. Comparador a Multplcador KCM 32 Mult. 2 + Estructura de la multplcacón módulo 2 + ISBN-0: ISBN-3: Pág. 8

3 Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C Para realzar la multplcacón módulo 2 +, realzaremos las sguentes operacones:. m=a*b (medante el multplcador KCM) 2. r=m[5:0]-m[3:] 3. S (m[5:0]<m[3:]) mult2 +=r+ Sno mult2 +=r El crcuto resultante aparece en la fgura 3. Seleccón entre la multplcacón y las restas En el algortmo de multplcacón Low-Hgh, se realzan las restas -a y -k, es decr, habría que añadr dos restadores. En nuestro caso, sn embargo, uno de los operandos es una constante, por lo que el valor -k es tambén constante. Por tanto, el cálculo del valor -k se va a realzar de forma reconfgurable. Por otra parte, en el algortmo orgnal se seleccona entre los tres valores medante un multplexor. De nuevo, en nuestro caso, vamos a utlzar un método reconfgurable para selecconar la salda ya que, en tempo de ejecucón vamos a saber s k es gual a cero o no. Por tanto, vamos a tener dos stuacones: k==0 Salda=-a k!=0 Salda dependerá de s a==0 o no El prmer caso es sencllo: en caso de k==0 el crcuto selector smplemente deberá dejar pasar el valor de -a. El problema radca en el segundo caso, ya que no sabemos en el momento de la reconfguracón dnámca y parcal el valor de a, porque es varable. Por tanto, debemos hacer que, sea cual sea el valor de a, el crcuto selector genere el valor correcto. Para ello, vamos a analzar la tabla de verdad descrta en la tabla. -k a*k Comparador_Con_0 Salda Tabla 3. Tabla de verdad de la seleccón del bt -ésmo del multplcador KCM módulo 2 + completo para k 0 Este valor ndca s a==0 (valor 0) o s a 0 (valor ). Como ya hemos dcho, a la hora de realzar la reconfguracón dnámca y parcal del crcuto selector, no conocemos el valor de a, por lo que debemos obtener la Salda en funcón de -k, ya que es el únco valor que conocemos. Por tanto, medante el álgebra de Boole hemos obtendo que: S -k==0 Salda=Comparador_Con_0 & a*k S -k 0 Salda=~Comparador_Con_0 (Comparador_Con_0 & k*a) Por tanto, el pseudocódgo de la seleccón completa para cada bt sería: S (k==0) Entonces Salda=-a Sno S (-k==0) Salda=Comparador_Con_0 & k*a Sno Salda=~Comparador_Con_0 (Comparador_Con_0 & k*a) FnS FnS Dado que hemos basado el cálculo de la salda del crcuto selector en funcón del valor -k (valor conocdo anterormente al proceso de encrptacón), podemos generar el crcuto selector medante reconfguracón dnámca y parcal. Por tanto, para mplementar el crcuto selector, utlzaremos s 3x (una por cada bt) que serán reconfguradas en tempo de ejecucón según el pseudocódgo anteror para que la salda de cada esté en funcón de sus entradas, que serán los valores k*a, -a y Comparador_Con_0. a Restador Mult. 2 + Crcuto Selector Mult. 2 + Completo Comparador_Con_0 Fgura. Crcuto completo del multplcador KCM módulo 2 + ISBN-0: ISBN-3: Pág. 82

4 Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C En la fgura vemos el crcuto completo del multplcador KCM módulo 2 +. Además, es mportante destacar que el crcuto descrto en dcha tabla de verdad tambén da como resultado el valor -k en caso de que a sea gual a cero..3. Sumadores KCA Los sumadores KCA (Constant Coeffcent Adders) se basan en la msma dea que los multplcadores KCM. De gual forma se van a utlzar 3 s x5 y una x (cada una de las cuales estará compuesta por 5 y s x respectvamente) para almacenar los valores resultantes de la suma de cualquer valor de entrada por la constante. Fgura 5. x x5 5 x5 5 x5 5 Estructura del sumador KCA Esta dferenca con el multplcador KCM radca en que en el caso del multplcador cada x20 almacena el resultado de multplcar un valor de bts por una constante de, mentras que en el caso del sumador, las sumas se realzan en grupos de, por lo que las s almacenan el resultado de sumar a un valor de bts una constante tambén de bts, es decr, los cuatro bts menos sgnfcatvos de la constante serán los que se sumen a los cuatro bts menos sgnfcatvos de a, y así con cada uno de los otros tres grupos de valores de cuatro bts, tenendo en cuenta, por supuesto, los acarreos. Y son dchos acarreos los que explcan el qunto bt de la salda de las s x5: Al sumar dos números de cuatro bts, tendremos, como máxmo, un resultado de 5 bts, sendo el bt más sgnfcatvo el acarreo, por lo que nuestras s deben dar un resultado de 5 bts. Sn embargo, la más sgnfcatva no necesta el bt de acarreo ya que nuestros sumadores serán sumadores módulo 2, por lo que este bt se desprecará. Por últmo, de gual forma a como ocurría con el multplcador, el resultado de las s serán las entradas de un pequeño árbol de sumadores que será el que dé el resultado fnal del sumador KCA. El dseño completo de este componente lo vemos en la fgura Elementos no reconfgurables A parte de los componentes menconados anterormente, se han mplementado medante Handel-C otra sere de componentes en los que no ntervene la reconfguracón dnámca parcal. Estos componentes son: Memora multpuerto: Con el fn de almacenar los datos a procesar/procesados, se ha mplementado una memora de 02 palabras con un tamaño de palabra de 6 bts, concdendo así con el tamaño de bloque del algortmo. Además, con el fn de poder realzar lecturas y escrturas smultáneas, esta memora dspone de dos puertos, uno de lectura y uno de lectura/escrtura. Regstros de segmentacón: Se han mplementado un total de 806 regstros de bts, 3 regstros de 32 bts y 02 regstros de bts que se encargarán de almacenar los datos entre cada etapa de segmentacón. Sstema de comuncacón Host-FPGA: El sstema de comuncacón se ha montado sobre el bus PCI que comunca la FPGA con el Host. 6. Realzando la reconfguracón dnámca parcal Para la reconfguracón dnámca parcal se ha utlzado JBts [], que es una bbloteca de Java especalmente dseñada para este fn. Para ello se han mplementado dos funcones, una encargada de la reconfguracón de los multplcadores (ncluyendo el crcuto selector) y la otra encargada de los sumadores. Estas dos funcones están ncludas, a su vez dentro de otra que será la encargada de realzar la reconfguracón de una fase completa. Las dos ISBN-0: ISBN-3: Pág. 83

5 Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C prmeras funcones recbrán la coordenada del Slce nferor zquerdo de cada componente junto con la subclave correspondente, mentras que la tercera recbe la coordenada nferor zquerda de la fase junto con el número de la fase que se va a reconfgurar. Con estos valores, las tres funcones serán capaces de realzar la reconfguracón de forma adecuada. a utlzando las varables anterores en los lugares adecuados. 7. Implementacón fnal La mplementacón fnal del algortmo se ha realzado en una FPGA Vrtex de Xlnx [3] sobre una tarjeta ADMXRC2 de Celoxca. Restador Multplcador KCM Comparador_Con_0 Comparador Restador Sumador Crcuto Selector Mult. 2 + Completo Reg_Seg_b Reg_Seg_32b Reg_Seg_b Fgura 6. Segmentacón del multplcador 2 +. Para la reconfguracón de las s encargadas de las multplcacones y las sumas, basta con llamar a la funcón jbts.setclbbts con los resultados de la operacón correspondente para la constante recbda por parámetro. Sn embargo, para la reconfguracón del crcuto selector, debemos utlzar las fórmulas calculadas en el apartado.2, por lo que nos quedaría el sguente códgo JBts: nt[] g_operando = Expr.G_("~G3"); nt[] g_k_no_cero = Expr.G_("~(~G2 (G2 & G))"); nt[] g_k_cero=expr.g_("~(g2 & G)"); Por tanto, basta con mplementar el pseudocódgo ndcado en el apartado.2 Fgura 7. Segmentacón de una fase del algortmo Dcha mplementacón se basa en una ejecucón segmentada en la que cada una de las ocho fases del algortmo está dvdda en etapas de segmentacón, como puede verse en la fgura 7, la fase de transformacón en etapas y, por últmo, 2 etapas más para carga/almacenamento, lo que nos da un total de 3 etapas de segmentacón. Además, ndcar que cada uno de los multplcadores módulo 2 + consta de etapas de segmentacón, como podemos ver en la fgura Resultados Para medr el rendmento de la mplementacón, se han realzado un total de 0 expermentos empírcos, cuyos resultados pueden verse en la fgura 8. Como vemos, los resultados obtendos osclan entre,288 y,757 Gb/s, dando como ISBN-0: ISBN-3: Pág. 8

6 Implementacón medante Reconfguracón Dnámca y Parcal del Algortmo Crptográfco IDEA usando Handel-C meda un rendmento de,382 Gb/s, superando de esta forma los resultados obtendos por otros autores ncluso con el valor más bajo de los obtendos en este trabajo, como muestra la tabla 2. Rendmento (Gb/s) Resultados obtendos Expermento Fgura 8. Resultados obtendos por la mplementacón Dspostvo Rendmento (Gb/s) Referenca XC2V6000-6, Este trabajo XCV ,3 [5] XCV ,8 [6] XCV , [3] XCV ,0 [8] XCV000-6,5 [] Tabla. Comparatva de resultados con otros autores. Conclusones y trabajo futuro En este trabajo hemos presentado una mplementacón del algortmo crptográfco IDEA medante una FPGA, Handel-C y reconfguracón dnámca parcal. Esta mplementacón se trata de una versón segmentada con un total de 3 etapas y utlza multplcadores y sumadores por constantes los cuales son reconfgurados en tempo de ejecucón con el fn de aumentar el rendmento. Gracas a estas técncas, hemos consegudo un rendmento medo de,382 Gb/s, alcanzando un pco de,757 Gb/s, superando de esta forma los valores obtendos por otros autores. Como trabajo futuro ndcar que, el sguente paso será la duplcacón del camno de datos con el fn de encrptar varos bloques a la vez, hecho que es posble por la ocupacón de la mplementacón,.76 Slces (33% de la FPGA), y por utlzar el modo ECB del algortmo IDEA, en el que la encrptacón de un bloque es ndependente de la encrptacón del resto. Agradecmentos Este trabajo ha sdo desarrollado en parte gracas al proyecto OPLINK (TIN C0-03). Referencas [] Celoxca: Handel-C Language Reference Manual. Verson 3., [2] Celoxca: [3] Cheung, O. Y. H.; Tso, K. H.; Leong, P. H. W.; Leong M. P.: Tradeoffs n Parallel and Seral Implementatons of the Internatonal Data Encrypton Algorthm IDEA, CHES, pág , Franca, 200. [] González, I.: Codseño en Sstemas Reconfgurables basado en Java, Internal Techncal Report, UAM, Madrd, [5] González, I.; López-Buedo, S.; Gómez, F. J.; Martínez, J.: Usng Partal Reconfguraton n Cryptographc Applcatons: An Implementaton of the IDEA Algorthm, 3th FPL, pág. -203, Portugal, [6] Hämälän, A.; Tommnska, M.; Skttä, J.: 6.78 Ggabts per Second Implementaton of the IDEA Cryptographc Algorthm, Feld Programmable Logc and Applcaton 2th FPL, pág , Franca, [7] La, X.: On the Desgn and Securty of Block Cphers, ETH Seres n Informaton Processng, Konstanz, 2. [8] Leong, M. P.; Cheung, O. Y. H.; Tso, K. H.; Leong, P. H. W.: A Bt-Seral Implementaton of the Internatonal Data Encrypton Algorthm IDEA, IEEE Symposum on Feld-Programmable Custom Computng Machnes, pág. 22-3, [] Pardo, F.: VHDL, Lenguaje para descrpcón y modelado de crcutos, Unverstat de Valènca, 7. [0] Schneer, B.: Appled Cryptography. John Wley & Sons, 2ª edcón, 6. [] Sun Mcrosystems, JBts User Gude, 200. [2] Vadyanathan, R.; Trahan, J. L.: Dynamc Reconfguraton: Archtectures and Algorthms, Kluwer Academc/Plenum Publshers, ª edcón, [3] Xlnx: ISBN-0: ISBN-3: Pág. 85