TEMA 3 Diseño de Subsistemas Aritméticos
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- Pablo Quiroga Ramos
- hace 7 años
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1 Departameto de Igeería Electróca SISTEMS DIGITLES DE INSTRUMENTCIÓN Y CONTROL TEM 3 Dseño de Subsstemas rtmétcos Rafael Ramos Lara Febrero 7
2 TEM 3 Dseño de Subsstemas rtmétcos Idce (I) 3.. Formatos de represetacó umérca 3.. rqutecturas sere, paralelo y ppeled 3.3. Sumadores/restadores Sumadores/restadores Sere-Sere Sumadores/restadores Paralelo 3.4. Multplcadores Multplcadores rray (Paralelo) Multplcadores rray Usged Multplcadores rray c.a Multplcadores Sere-Paralelo Multplcadores Sere-Paralelo Usged co algortmo CSS Multplcadores Sere-Paralelo Usged co algortmo FSP Multplcadores Sere-Paralelo c.a. co algortmo CSS Multplcadores Sere-Paralelo c.a. co algortmo FSP Multplcadores Sere-Paralelo MSB-prmero Tema 3: Dseño de Subsstemas rtmétcos
3 Idce (II) Multplcadores Sere Secuecal Multplcadores Sere-Sere Multplcadores Ppeled lgortmo L-Booth Multplcadores de hardware reducdo 3.5. Dvsores Dvsor Paralelo-Paralelo Dvsor secuecal Tema 3: Dseño de Subsstemas rtmétcos 3 Idce (III) 3.6. Operacoes artmétcas e coma flotate Formatos de represetacó e coma flotate Suma/Resta e coma flotate Multplcacó e coma flotate 3.7. Fucoes especales Multplcacó por ua costate Raíz cuadrada Cuadrado de u úmero: X Multplcacó de complejos Tema 3: Dseño de Subsstemas rtmétcos 4
4 Idce (IV) 3.8. Bloques artmétcos e FPG s Multplcadores de la famla Sparta XtremeDSP de la famla Vrtex-4: DSP XtremeDSP de la famla Vrtex-5: DSP48E Tema 3: Dseño de Subsstemas rtmétcos 5 3. Formatos de represetacó umérca 6
5 Formatos ormales de datos umércos Exste dversos formatos de represetacó umérca de uso comú e los sstemas dgtales El formato cocreto a utlzar depederá de las característcas (magtud, sgo y precsó) de los úmero que tervee e el proceso Los tpos de represetacoes más habtuales so: Números eteros s sgo Números egatvos: - sgo más magtud absoluta - complemeto a - complemeto a BCD (úmeros Decmales Codfcados e Baro) Coma flotate Tema 3: Dseño de Subsstemas rtmétcos 7 Números eteros s sgo Es la forma más seclla de represetar úmeros El rago de úmeros que se puede represetar depede de la logtud del dato: 8 bts: rago de represetacó: <-> 55 6 bts: rago de represetacó: <-> Vetajas: Los crcutos lógcos que realza operacoes co este formato so secllos de dseñar y realzar Icoveetes: El tervalo de úmeros está lmtado a la logtud del dato No se puede represetar úmeros egatvos o fraccoaros Tema 3: Dseño de Subsstemas rtmétcos 8
6 Números egatvos: sgo más magtud absoluta El bt de mayor peso es el bt de sgo, y el resto de bts represeta su magtud absoluta Bt de sgo = postvo = egatvo Dato Magtud absoluta Ejemplo: 5: -5: S, por ejemplo, el dato es de 8 bts, se puede represetar los sguetes úmeros: postvos: del al ( al 7) egatvos: del al ( al -7) Tema 3: Dseño de Subsstemas rtmétcos 9 Números egatvos: complemeto a El valor egatvo de u úmero e complemeto a se obtee vrtedo todos los dígtos (d -...d ) del úmero expresado e postvo: Bt de sgo N = ( ) d + = d Resto de bts S, por ejemplo, el dato es de 8 bts, el rago de represetacó es: postvos: del al ( al 7) egatvos: del al ( al -7) Tema 3: Dseño de Subsstemas rtmétcos
7 Números egatvos: complemeto a Co este formato y co u dato de N bts, u úmero egatvo -M se represeta como: N -M Bt de sgo N = d + = d Resto de bts S, por ejemplo, el dato es de 8 bts, se puede represetar los sguetes úmeros: postvos: del al ( al 7) egatvos: del al (- al -8) Tema 3: Dseño de Subsstemas rtmétcos Códgo BCD: Números Decmales Codfcados e Baro Es u códgo baro utlzado para represetar úmeros decmales Cada dígto decmal se expresa co cuatro bts Permte represetar de forma drecta úmeros decmales Dígto Decmal BCD El rago de valores represetable es pequeño Co 8 bts se puede represetar:...99d Decmal: 7 5 BCD: Baro: Tema 3: Dseño de Subsstemas rtmétcos
8 Coma Flotate El formato de úmeros e coma flotate se defe como: ± ±B :matsa, B: expoete Permte represetar úmeros fraccoaros, eteros, postvos y egatvos La precsó depede del úmero de bts de la matsa Icoveete: la complejdad de los crcutos que realza operacoes co este formato Tema 3: Dseño de Subsstemas rtmétcos 3 3. rqutecturas sere, paralelo y ppeled 4
9 rqutecturas para el procesado artmétco El tpo de arqutectura adecuada para mplemetar u subsstema de procesado artmétco depede de: Velocdad de muestreo: vara etre las velocdades muy bajas propas de aplcacoes de voz o comucacoes, y velocdades muy altas propas de sstemas de radar, soar, vdeo y procesado de mage Recursos hardware: el úmero y tpo de compoetes dgtales que corpora u PLD, así como la arqutectura tera (dstrbucó de compoetes y recursos de tercoexó) Tpos de arqutectura: rqutectura sere: procesa u bt del dato por cada cclo de reloj rqutectura paralelo: procesa u dato por cada cclo de reloj rqutectura ppeled: permte realzar e paralelo varas operacoes a la vez Tema 3: Dseño de Subsstemas rtmétcos 5 rqutectura sere Procesa u bt del dato por cada cclo de reloj Requere meos recursos hardware que otras arqutecturas Necesta meos tercoexoes y meos pes de etrada/salda So dóeas e aplcacoes de baja frecueca dode la velocdad de proceso o es u parámetro restrctvo Normalmete se utlza juto co DC y DC sere Esquema arqutectura sere V DC Subsstema artmétco bt-sere DC V o Tema 3: Dseño de Subsstemas rtmétcos 6
10 rqutectura paralelo Procesa u dato por cada cclo de reloj Es la arqutectura que requere mas recursos hardware Necesta mas tercoexoes y pes de etrada/salda So dóeas e aplcacoes de muy alta frecueca Normalmete se utlza juto co DC y DC paralelo co elevada velocdad de coversó (DC Flahs) Esquema arqutectura paralelo V DC N Subsstema artmétco bt-paralelo N DC V o Tema 3: Dseño de Subsstemas rtmétcos 7 rqutectura Ppeled Se troduce bacos de regstros etre los veles de lógca Permte procesar varas muestras a la vez umeta la velocdad de cálculo e estructuras bt-paralelo Esquema arqutectura ppeled D N Subsstema artmétco N D out bt-paralelo El crcuto se dvde e dferetes veles separados por bacos de regstros D 4 D3 D rt_ rt_ rt_3 D out Baco de regstros Tema 3: Dseño de Subsstemas rtmétcos 8
11 3.3 Sumadores/restadores Sumadores/restadores Sere-Sere
12 Esquema sumador/restador Sere-Sere Los dos operados se troduce e regstros de desplazameto La udad artmétca procesa los operados bt a bt Se procesa prmero el bt de meor peso El sumador procesa los datos bt a bt Tema 3: Dseño de Subsstemas rtmétcos Esquema de la célula básca sumador/restador sere Sumador/restador de bt co salda de suma y bt de carry/borrow regstrado Para completar la suma de dos datos de N bts se requere N cclos de reloj La udad artmétca se puede mplemetar e u solo CLB B Salda de suma S DD/SUB Carry RESET Tema 3: Dseño de Subsstemas rtmétcos
13 rqutectura -bt sere Se puede aumetar la velocdad procesado dos bts smultáeamete Los bts pares e mpares se carga e regstros de desplazameto separados La udad artmétca suma dos bts e cada cclo de reloj El resultado se carga e dos regstros de desplazameto (bts par e mpar) Tema 3: Dseño de Subsstemas rtmétcos 3 Esquema del sumador -bt sere Para llevar a cabo la suma co esta estructura se requere la mtad de cclos de reloj que co el sumador de bt sere Tema 3: Dseño de Subsstemas rtmétcos 4
14 3.3. Sumadores/restadores Paralelo 5 Sumador paralelo co acarreo propagado Compuesto báscamete de N células sumadoras de bt dode se ha suprmdo la báscula que almacea el acarreo Utlza u CLB por bt (meos que otros sumadores paralelo) El retardo es N veces el equvalete a u CLB Utlzado células sumadoras de dos bts se puede reducr el retardo Tema 3: Dseño de Subsstemas rtmétcos 6
15 Sumador paralelo co células sumadoras de bts Utlzado células sumadoras de dos bts se reduce el retardo geerado por la propagacó del carry Tema 3: Dseño de Subsstemas rtmétcos 7 Sumador paralelo de acarreo atcpado Los sumadores/restadores de acarreo geerado tee elevado retardo para N La técca de acarreo atcpado geera todos los bts de acarreo e paralelo Co acarreo atcpado se reduce el retardo Para mplemetar esta solucó se requere u úmero mayor de CLB s Tema 3: Dseño de Subsstemas rtmétcos 8
16 3.4 Multplcadores 9 Itroduccó El multplcador es u compoete fudametal e algortmos DSP El producto de u úmero de bts por otro úmero B de m bts geera u producto P de m+ bts Tpos de multplcadores: - rray (paralelo): los operados de etrada y el resultado se procesa e paralelo - Sere-paralelo: u operado se carga e paralelo y el otro se troduce e sere, el resultado se obtee e sere - Sere-Sere: los dos operados etra e sere, el resultado aparece e sere - Multplcadores ppeled: procesa varos productos a la vez - Multplcadores de hardware reducdo Tema 3: Dseño de Subsstemas rtmétcos 3
17 3.4. Multplcadores rray (Paralelo) Multplcadores rray Usged 3
18 Tema 3: Dseño de Subsstemas rtmétcos 33 Multplcacó bara usged El producto se obtee multplcado (fucó ND) bt a bt los operados X e Y y sumado los resultados parcales (fucó suma) Para operados de y m bts, el resultado es de +m bts El producto de dos úmeros eteros postvos vee dado por: = = + = = = = = = = j j j j j j y x XY y y y y y Y x x x x x X Productos y sumas Tema 3: Dseño de Subsstemas rtmétcos 34 Implemetacó multplcador paralelo usged ND SUM Se mplemeta drectamete todos las puertas ND y sumadores que tervee e la realzacó del producto Emplea más recursos hardware que otras solucoes pero el producto se obtee s señal de reloj
19 Multplcador Paralelo 5x5 x3 y4 x4 y3 x3 y3 x4 y x3 y x4 y x3 y x4 y x y x3 y x y x y x y x y x y B B B B B B Co S C Co S C Co S C Co S C Co S C Co S C x y4 x y3 x y x y x y B Co S C B B B B Co S C Co S C Co S C Co S C x y4 x y3 x y3 B Co S C x4 y4 B B Co S C Co S C x y4 B Co S C B Co S C B Co S C B Co S C B Co S C B Co S C P9 P8 P7 P6 P5 P4 P3 P P P Tema 3: Dseño de Subsstemas rtmétcos 35 Multplcador Paralelo 6x6 Ha = medo sumador Fa = sumador completo Tema 3: Dseño de Subsstemas rtmétcos 36
20 Implemetacó co FPG T4K de tmel Las coexoes dagoales etre células de la FPG T4K permte la fácl mplemetacó de multplcadores hacedo uso de meos puertas lógcas Tema 3: Dseño de Subsstemas rtmétcos Multplcadores rray c.a. 38
21 Tema 3: Dseño de Subsstemas rtmétcos 39 Multplcacó bara e c.a. El producto de dos úmeros expresados e complemeto a dos vee dado por: = = = = + = = = = + = + + = + = = + = = j j j j j j j j j j j j x y y x y x y x y y x x XY y y y y y y Y x x x x x x X Tema 3: Dseño de Subsstemas rtmétcos 4 Implemetacó multplcador paralelo e c.a. E este caso se ecesta sumadores y restadores para realzar el producto = j j j y x = = + j j j y x y x = x y
22 Tema 3: Dseño de Subsstemas rtmétcos 4 lgortmo Baugh-Wooley para multplcar e c.a. (I) Permte realzar el producto utlzado sólo sumadores y puertas ND, NND = = = = + = = = = + = = = + = + + = j j j j j j j j j j j j j j j a b b a b a a b a b b a b a a b b b a a B Tema 3: Dseño de Subsstemas rtmétcos 4 lgortmo Baugh-Wooley para multplcar e c.a. (II) = = + j j j a b b a = a b = j j j b a
23 Multplcador 6x6 Paralelo e c. a. co el algortmo Baugh-Wooley El bt de mayor peso es el bt de sgo El resultado se dá e c. a. Tema 3: Dseño de Subsstemas rtmétcos Multplcadores Sere-Paralelo 44
24 Multplcadores Sere-Paralelo (SPM) Dspoe de ua etrada de operado sere, otra etrada de operado paralelo y salda del resultado sere El hardware empleado e su dseño es más reducdo que el multplcador paralelo El producto se realza secuecalmete bajo el cotrol de ua señal de reloj Etrada dato sere Etrada dato paralelo 4 Salda Multplcador SPM resultado sere Tema 3: Dseño de Subsstemas rtmétcos Multplcadores Sere Paralelo Usged co algortmo CSS 46
25 SPM co algortmo CSS CSS: Carry-Save dd-shft Su fucoameto se basa e el algortmo de suma-desplazameto: - El dato paralelo se multplca por cada uo de los bts del dato sere medate puertas ND - El resultado de cada producto se desplaza ua poscó a la derecha - Cada uevo producto parcal se suma co la acumulacó desplazada de los aterores productos S N es el úmero de bts del dato sere y M del dato paralelo, el resultado de N+M bts se obtee después de N+M cclos de reloj Durate los prmeros N cclos se troduce el dato sere empezado por el LSB Durate los M cclos sguetes se aplca u cero e la etrada sere y se propaga los bts de carry almaceados e los regstros haca la salda Tema 3: Dseño de Subsstemas rtmétcos 47 Multplcador CSS de 4 bts Etrada sere Etrada paralelo FF FF FF Básculas D FF FF FF Salda sere Tema 3: Dseño de Subsstemas rtmétcos 48
26 Ejemplo multplcacó Sere-Paralelo CSS (I) Ejemplo: multplcador SPM de 4 bts, producto de 9d x 5d x + P 7 P 6 P 5 P 4 P 3 P P P (9d) (5d) (45d) Dato paralelo Dato sere El resultado de 8 bts se obtee después de 8 cclos de reloj: 4 cclos para hacer los 4 productos parcales 4 cclos para propagar los bts de carry haca la salda sere Tema 3: Dseño de Subsstemas rtmétcos 49 Ejemplo multplcacó Sere-Paralelo CSS (II) Prmer cclo de reloj LSB resultado (P) LSB dato sere Segudo cclo de reloj Tema 3: Dseño de Subsstemas rtmétcos 5 P
27 Ejemplo multplcacó Sere-Paralelo CSS (III) 3 Tercer cclo de reloj 4 Cuarto cclo de reloj P P3 Tema 3: Dseño de Subsstemas rtmétcos 5 Ejemplo multplcacó Sere-Paralelo CSS (IV) 5 Quto cclo de reloj 6 Sexto cclo de reloj P4 P5 Tema 3: Dseño de Subsstemas rtmétcos 5
28 Ejemplo multplcacó Sere-Paralelo CSS (V) 7 Séptmo cclo de reloj 8 Octavo cclo de reloj Tema 3: Dseño de Subsstemas rtmétcos 53 P6 P Multplcadores Sere-Paralelo Usged co algortmo FSP 54
29 SPM co algortmo FSP FSP: Fast Seral-Parallel Realza el producto e ta solo N cclos de reloj (gual al úmero de bts del multplcador u operado sere) Durate los prmeros N- cclos fucoa como ua multplcador CSS, e el sguete cclo fucoa como u sumador de M- bts para extraer e paralelo los bts de carry remaetes Tema 3: Dseño de Subsstemas rtmétcos 55 Multplcador FSP (Fast Seral-Parallel) de 4 bts Etrada paralelo Etrada sere Salda sere Salda paralelo suma de acarreos remaetes Tema 3: Dseño de Subsstemas rtmétcos 56
30 Ejemplo multplcacó sere-paralelo FSP (I) Ejemplo: multplcador SPM de 4 bts, producto de 9d x 5d x + P 7 P 6 P 5 P 4 P 3 P P P (9d) (5d) (45d) Dato paralelo Dato sere El resultado de 8 bts se obtee después de 4 cclos de reloj: 3 cclos para hacer los 3 prmeros productos parcales cclo para hacer el últmo producto parcal y extraer e paralelo los 4 bts de mayor peso Tema 3: Dseño de Subsstemas rtmétcos 57 Ejemplo multplcacó sere-paralelo FSP (II) Prmer cclo de reloj Segudo cclo de reloj P P Tema 3: Dseño de Subsstemas rtmétcos 58
31 Ejemplo multplcacó sere-paralelo FSP (III) 3 Tercer cclo de reloj 4 Cuarto cclo de reloj P P3 Los cuatros bts de mayor peso del resultado P7 P6 P5 P4 Tema 3: Dseño de Subsstemas rtmétcos Multplcadores Sere Paralelo c.a. co algortmo CSS 6
32 Multplcador SPM c.a. Para realzar el producto sere-paralelo se utlza dos téccas: Extesó de sgo: requere más recursos hardware lgortmo de Baugh-Wooley Tema 3: Dseño de Subsstemas rtmétcos 6 lgortmo de extesó de sgo Se extede el sgo de ambos úmeros N+ veces dode N es la logtud de los operados que tervee e el producto Térmos que tervee e el cálculo del resultado Las operacoes a realzar so las msmas que e caso de úmeros postvos Resultado del producto Tema 3: Dseño de Subsstemas rtmétcos 6
33 Multplcador Sere-Paralelo c.a. CSS de 4 bts co extesó de sgo Etrada sere Etrada paralelo FF FF FF FF FF FF FF Extesó de sgo Salda sere Tema 3: Dseño de Subsstemas rtmétcos 63 Ejemplo multplcacó Sere-Paralelo CSS c.a. co extesó de sgo (I) Ejemplo: multplcador SPM de 4 bts, producto de -5d x 3d Extesó de sgo +/- x (3d) (-5d) P 7 P 6 P 5 P 4 P 3 P P P (-5d) Dato paralelo Dato sere Tema 3: Dseño de Subsstemas rtmétcos 64
34 Ejemplo multplcacó Sere-Paralelo CSS c.a. co extesó de sgo (II) Prmer cclo de reloj LSB resultado (P) LSB dato sere Segudo cclo de reloj Tema 3: Dseño de Subsstemas rtmétcos 65 P Ejemplo multplcacó Sere-Paralelo CSS c.a. co extesó de sgo (III) 3 Tercer cclo de reloj 4 Cuarto cclo de reloj P P3 Tema 3: Dseño de Subsstemas rtmétcos 66
35 Ejemplo multplcacó Sere-Paralelo CSS c.a. co extesó de sgo (IV) 5 Quto cclo de reloj 6 Sexto cclo de reloj P4 P5 Tema 3: Dseño de Subsstemas rtmétcos 67 Ejemplo multplcacó Sere-Paralelo CSS c.a. co extesó de sgo (V) 7 Séptmo cclo de reloj 8 Octavo cclo de reloj P6 P7 Tema 3: Dseño de Subsstemas rtmétcos 68
36 Multplcadores Sere Paralelo c.a. co algortmo FSP 69 Multplcacó Sere-Paralelo FSP c.a. de 4 bts co extesó de sgo Vale cero el resto durate los N- prmeros perodos de reloj y el crcuto actúa como u CSS La etrada Q vale uo e el cclo N de reloj Etrada paralelo Etrada sere Salda sere Tema 3: Dseño de Subsstemas rtmétcos 7
37 Ejemplo de multplcacó Sere-Paralelo FSP c.a. de 4 bts co extesó de sgo (I) Prmer cclo de reloj P Tema 3: Dseño de Subsstemas rtmétcos 7 Ejemplo de multplcacó Sere-Paralelo FSP c.a. de 4 bts co extesó de sgo (II) Segudo cclo de reloj P Tema 3: Dseño de Subsstemas rtmétcos 7
38 Ejemplo de multplcacó Sere-Paralelo FSP c.a. de 4 bts co extesó de sgo (III) 3 Tercero cclo de reloj P Tema 3: Dseño de Subsstemas rtmétcos 73 Ejemplo de multplcacó Sere-Paralelo FSP c.a. de 4 bts co extesó de sgo (IV) 4 Cuarto cclo de reloj 5 MSB del resultado P7 P6 P5 P4 P3 Tema 3: Dseño de Subsstemas rtmétcos 74
39 Multplcacó Sere-Paralelo FSP c.a. de 4 bts co algortmo Baugh-Wooley (I) El hardware es más reducdo que e caso de FSP co sgo exteddo Tema 3: Dseño de Subsstemas rtmétcos 75 Multplcacó Sere-Paralelo FSP c.a. de 4 bts co algortmo Baugh-Wooley (II) Durate los N- prmeros productos parcales Q =, y se realza ua operacó NND y N- ND E el últmo producto parcal, Q = y se realza ua operacó ND y N- NND Ejemplo: multplcador SPM de 4 bts, producto de 3d x -5d P 7 P 6 P 5 P 4 P 3 P P P + x (3d) (-5d) (-5d) Dato paralelo Dato sere Tema 3: Dseño de Subsstemas rtmétcos 76
40 Ejemplo de multplcacó Sere-Paralelo FSP c.a. de 4 bts co algortmo Baugh-Wooley (I) Prmer cclo de reloj Segudo cclo de reloj P P Tema 3: Dseño de Subsstemas rtmétcos 77 Ejemplo de multplcacó Sere-Paralelo FSP c.a. de 4 bts co algortmo Baugh-Wooley (II) 3 Tercer cclo de reloj 4 Cuarto cclo de reloj P P7 P6 P5 P4 Tema 3: Dseño de Subsstemas rtmétcos 78 P3
41 Multplcadores Sere Paralelo MSB-prmero 79 Itroduccó El e SPM MSB-prmero, el operado sere se troduce e el multplcador empezado por el bt de mayor peso y el resultado se obtee empezado por el MSB Vetajas: - Los covertdores DC de aproxmacoes sucesvas y ppeled proporcoa el resultado de la coversó empezado por el MSB - Los algortmos que calcula la raíz cuadrada y la dvsó so del tpo MSB-prmero - Co el multplcador MSB-prmero es más fácl trucar el resultado o elmar los bts meos represetatvos - La auseca de realmetacó e la estructura de este tpo de multplcadores permte cremetar la velocdad del reloj Tema 3: Dseño de Subsstemas rtmétcos 8
42 Multplcador Sere-Paralelo MSB-prmero Usged Etrada sere MSB-prmero Etrada paralelo MSB bt Puertas ND Salda sere MSB-prmero Half dder Full dder Tema 3: Dseño de Subsstemas rtmétcos 8 Lateca e el SPM MSB-prmero Usged Lateca: º de cclos de reloj desde que etra el MSB del dato hasta que sale el MSB del resultado E el multplcador MSB-prmero Usged la lateca es gual al úmero de bts del operado sere E el multplcador LSB-prmero la lateca es de u cclo de reloj E determados casos es coveete utlzar el MSB-prmero ya que la lateca global del dseño es meor Ejemplo: Cálculo de la lateca global de u sstema procesador co multplcador de MxN V DC SR MSB-prmero SPM LSB-prmero Dvsor MSB-prmero Lateca: N clocks + M+N clock = M+N Co multplcador MSB-prmero la lateca es: clock + N clock = N+ Tema 3: Dseño de Subsstemas rtmétcos 8
43 Multplcador Sere-Paralelo MSB-prmero c.a. co sgo exteddo Etrada paralelo MSB bt La señal de cotrol ctrl vale co el MSB del dato sere Puertas XOR Salda sere MSB-prmero Etrada sere MSB-prmero Tema 3: Dseño de Subsstemas rtmétcos 83 Multplcador Sere-Paralelo MSB-prmero c.a. co algortmo Baugh-Wooley Etrada sere MSB-prmero Etrada paralelo MSB bt La señal de cotrol ctrl vale co el MSB del dato sere La señal cone se poe a durate el cclo (-m) después de la actvacó de ctrl Puerta NND Salda sere MSB-prmero Tema 3: Dseño de Subsstemas rtmétcos 84
44 3.4.3 Multplcadores Sere Secuecal 85 lgortmo multplcador Sere Secuecal El algortmo de fucoameto es smlar al multplcador Sere-Paralelo La dfereca está e la utlzacó de u sumador paralelo e lugar de u sumador sere para sumar los productos parcales lgortmo: - El multplcado (M bts) y el multplcador (N bts) se carga e sedos regstros de desplazameto - Se realza los productos parcales de los bts del multplcador (bt a bt) co el multplcado empezado por el LSB - Los sucesvos productos parcales se suma co el acumulador - El resultado deftvo se obtee después de N+M cclos de reloj Tema 3: Dseño de Subsstemas rtmétcos 86
45 rqutectura multplcador sere-secuecal Regstro de desplazameto del multplcador y multplcado ó B Producto parcal cumulador Tema 3: Dseño de Subsstemas rtmétcos Multplcadores Sere-Sere 88
46 lgortmo del multplcador Sere-Sere Medate u cálculo teratvo se puede extraer el valor del producto de dos úmeros X e Y de N bts de logtud El algortmo es váldo para úmeros postvos y para úmeros e c.a. S los dos úmeros o so de gual logtud, se debe gualar su logtud: - Nº s Usged: se rellea co ceros a la zquerda - Nº s Sged: se extede el sgo El resultado se obtee después de N teracoes Q = Q = x : etrada ( Q + x Y + y X + x y ) ( Q + x Y + y X ) lgortmo de cálculo de producto N actual, N X N : etrada para N para ateror < N N Tema 3: Dseño de Subsstemas rtmétcos 89 Célula básca del multplcador Sere-Sere Etradas de datos sere, LSB prmero Básculas D Salda sere del resultado (LSB prmero) Tema 3: Dseño de Subsstemas rtmétcos 9
47 Multplcador Sere-Sere Se ecesta N- células báscas para hacer el producto de dos úmeros de N bts El resultado se obtee después de N cclos de reloj Durate los N prmeros cclos se troduce los operados (LSB prmero) por las etradas sere Durate el resto de cclos se troduce ceros (º postvos) o se extede el sgo (º c.a.) Etradas de cotrol del multplcador: - FrsBt: Se poe a vel alto durate el prmer cclo de señal de reloj - LastBt: Se poe a durate el cclo que precede a la sguete multplcacó Tema 3: Dseño de Subsstemas rtmétcos Multplcadores Ppeled 9
48 Multplcacó 8x8 (I) Los multplcadores ppeled permte aumetar la velocdad de cálculo realzado varos productos e paralelo El producto se puede realzar medate co 4 multplcadores y etapas de sumadores X[7..4] parte alta del dato X X[3..] parte baja del dato X Y[7..4] parte alta del dato Y Y[3..] parte baja del dato Y Tema 3: Dseño de Subsstemas rtmétcos 93 Multplcacó 8x8 (II) Cada producto parcal se realza co u multplcador de 4x4 bts Los resultados parcales de los productos se suma co etapas de sumadores de 4+4 bts Tema 3: Dseño de Subsstemas rtmétcos 94
49 Multplcacó 8x8 (III) Tema 3: Dseño de Subsstemas rtmétcos 95 Multplcacó 8x8. Ppeled vs. No-Ppeled Tema 3: Dseño de Subsstemas rtmétcos 96
50 3.4.6 lgortmo L-Booth 97 Implemetacó clásca del multplcador PP PP PP3 PP4 Los productos parcales se obtee co puertas ND Los productos parcales se suma co tres sumadores baros Tema 3: Dseño de Subsstemas rtmétcos 98
51 Producto 4x4 co algortmo L-Booth El producto se realza e dos partes: X[3..] x Y[,] y X[3..] x Y[3,] Productos parcales El producto fal es la suma de los dos productos parcales Tema 3: Dseño de Subsstemas rtmétcos 99 Implemetacó del multplcador co el algortmo L-Booth La mplemetacó del algortmo L-Booth está basada e multplexores que es deal para la arqutectura tera de las FPGs de ctel X[3..] x Y[3,] X X 8 8 Resultado del producto X[3..] x Y[,] Tema 3: Dseño de Subsstemas rtmétcos 8
52 Multplcador L-Booth Ppeled Para aumetar la velocdad se troduce regstros etre los veles de lógca La dstrbucó de regstros es óptma cuado cada etapa tee u retardo smlar Implemetacó combacoal Implemetacó ppeled ª etapa ª etapa Regstros Tema 3: Dseño de Subsstemas rtmétcos Lateca y velocdad de cálculo co mplemetacó Ppeled Co la mplemetacó ppeled el resultado se retarda tatos cclos de reloj como etapas de regstros se añade. E este caso la lateca o retardo que exste etre las etradas de datos y la salda del sumador es de u cclo de reloj Velocdad de cálculo del multplcador mplemetado co la FPG de ctel 5XL-: combacoal -> 4 MHz ppeled -> 57MHz Tema 3: Dseño de Subsstemas rtmétcos
53 3.4.7 Multplcadores de hardware reducdo 3 Multplcador paralelo baro co hardware reducdo Trucar el úmero de bts del resultado: el error cometdo se reduce medate crcutos de geeracó de carry Se reduce a la mtad el úmero de sumadores Error medo para 8 bts: 6.76 Tema 3: Dseño de Subsstemas rtmétcos 4
54 Multplcador paralelo c.a. co hardware reducdo Error medo para 8 bts: 6.76 Se reduce a la mtad el úmero de sumadores Tema 3: Dseño de Subsstemas rtmétcos Dvsores 6
55 3.5. Dvsor Paralelo-Paralelo 7 Dvsor Paralelo-Paralelo Tema 3: Dseño de Subsstemas rtmétcos 8
56 3.5. Dvsor secuecal 9 Esquema dvsor secuecal de 3 bts Dvsor 3 bts B 3-bt ± Suma/Resta ± B 3 bts Resto 64 bts Shft left Wrte Cocete Shft left 3 bts Cotrol Icalmete se carga el regstro del resto co el dvdedo Tema 3: Dseño de Subsstemas rtmétcos
57 lgortmo de la dvsó secuecal Ico : Shft el Resto bt a la Izq. : Resto - Dvsor -> Resto Se troduce u e el LSB del cocete No Resto < S Se restaura el ateror valor del Resto FIN S 3 teracoes? No Tema 3: Dseño de Subsstemas rtmétcos Ejemplo de dvsó co el algortmo secuecal Dvsó de por : cocete = Iteracó Paso Cocete Dvsor Resto Valor cal : Shft Resto Izq. : Resto = Resto-Dvsor 3b: Resto< => +Dv, sll Q, Q= : Shft Resto Izq. : Resto = Resto-Dvsor 3b: Resto< => +Dv, sll Q, Q= 3 : Shft Resto Izq. : Resto = Resto-Dvsor 3a: Resto => sll Q, Q= 4 : Shft Resto Izq. : Resto = Resto-Dvsor 3a: Resto => sll Q, Q= sll: desplazameto a la zquerda Tema 3: Dseño de Subsstemas rtmétcos
58 3.6 Operacoes artmétcas e coma flotate Formatos de represetacó e coma flotate 4
59 Represetacó e coma flotate Stadard IEEE 754 (I) Exste dferetes formatos para represetar úmeros e coma flotate Formato IEEE 754: (-) S x (+Matsa) x E Smple precsó: Doble precsó: bt 8 bts 3 bts Sgo Expoete Matsa bt bts bts Sgo Expoete Matsa 3 bts Matsa Tema 3: Dseño de Subsstemas rtmétcos 5 Represetacó e coma flotate Stadard IEEE 754 (II) Sgo (S): para úmeros postvos para úmeros egatvos Matsa: Represeta u úmero usged fraccoaro etre y El MSB de la matsa tee peso - Expoete: Se utlza formato llamado based otato Este formato permte represetar úmeros postvos y egatvos utlzado solo úmeros postvos l maejar solo úmeros postvos se smplfca el cálculo del expoete e operacoes artmétcas Tema 3: Dseño de Subsstemas rtmétcos 6
60 Expoete e formato Bas Notato Para smple precsó se debe sumar al expoete el valor 7 y para doble precsó el valor 3 Para smple precsó el marge de valores del expoete co formato Bas Notato y e valor real es: Formato Bas del expoete: <-> 55 Valor real del expoete: -7 <-> 8 Para doble precsó el marge de valores del expoete co formato Bas Notato y e valor real es: Formato Bas del expoete: <-> 47 Valor real del expoete: -3 <-> 4 Tema 3: Dseño de Subsstemas rtmétcos 7 Ejemplos de formato IEEE 754 (I) Ejemplo : El úmero -.75 decmal e baro sería -. x - La represetacó e coma flotate co smple precsó es: (-) S x ( + Matsa) x (expoete real+7) lo que dá lugar: (-) x ( +. ) x (-+7) Sgo: Matsa: Expoete: Co doble precsó: (-) x ( +. ) x (-+3) Sgo: Matsa: Expoete: Tema 3: Dseño de Subsstemas rtmétcos 8
61 Ejemplos de formato IEEE 754 (II) Ejemplo : Cúal es el valor del úmero sguete e decmal Sgo: Matsa: Expoete: (-) x ( +. ) x (9-7) (-) x ( +.5) x (9-7) = - x.5 x = -.5 x 4 = -5. Tema 3: Dseño de Subsstemas rtmétcos 9 Notacó coma flotate de ltera para úmeros postvos Sgo (S): para úmeros egatvos Matsa: Represeta u úmero usged fraccoaro etre y El MSB de la matsa tee peso - El resultado de las operacoes se ajusta para que MSB = y aprovechar al máxmo la precsó que proporcoa la matsa Expoete: Se utlza el formato llamado offset (-) Este formato permte represetar úmeros postvos y egatvos utlzado solo úmeros postvos l maejar solo úmeros postvos se smplfca el cálculo del expoete e operacoes artmétcas Tema 3: Dseño de Subsstemas rtmétcos
62 Expoete e formato offset (-) Se debe sumar al expoete el valor (-), dode es el úmero de bts utlzados para expresar el expoete Por ejemplo para = 7, (-) = 64, y el marge de valores del expoete e formato offset (-) y e valor real es: Ejemplos: Formato offset del expoete: <-> 7 Valor real del expoete: -64 <-> 63 Expoete real Formato offset (-) Tema 3: Dseño de Subsstemas rtmétcos Ejemplos de coma flotate co formato de ltera (I) Matsa de 8 bts y expoete de 7 bts Ejemplo : Mayor úmero postvo: + b b = +. b x (b-b) = +. b x b = +. b x 63d = +.b x 55d = +55d x 55d = e+8 Ejemplo : Mayor úmero egatvo: - b b = -55d x 55d = e+8 Tema 3: Dseño de Subsstemas rtmétcos
63 Ejemplos de coma flotate co formato de ltera (II) Ejemplo 3: Meor úmero (próxmo a cero): ± b b = ±. b x (b-b) = ±. b x (d - 64d) = ±. b x - 64d = ±.b x -7d = ± 8d x -7d = ± e- Ejemplo : Valor típco: - b b = +. b x (b-b) = +. b x b = +. b x 9d = +.b x d = +99d x = +398 Tema 3: Dseño de Subsstemas rtmétcos Suma/Resta e coma flotate 4
64 Suma/resta e coma flotate El proceso de suma/resta e coma flotate volucra los sguetes pasos: Paso : se guala los expoetes - Se compara los expoetes para determar el úmero mayor - Se desplaza a la derecha la matsa del úmero meor tatas poscoes como resulte de la dfereca de expoetes (se perde resolucó e el úmero meor) - S el úmero de desplazametos es superor al úmero de bts de la matsa se despreca el operado meor (= ) Paso : Se realza la suma/resta de las matsas co u restador baro covecoal Paso 3: S el resultado de la suma/resta de las matsas es egatvo se verte para obteer la matsa e postvo Tema 3: Dseño de Subsstemas rtmétcos 5 Ejemplos de suma/resta e coma flotate (I) Ejemplo : suma de dos úmeros postvos: d x x 44 = +.b x b x 44 = +.b x b x 45 = +.b x 45 = +.b x 44 = d x (44-64) = d x - = e-7 Ejemplo : úmero egatvo más úmero postvo: El desplazameto de d x x 75 la matsa causa = -.b x b x 75 pérdda de resolucó = -.b x b x 76 = -.b x 76 = d x (76-64) = d x = e3 Tema 3: Dseño de Subsstemas rtmétcos 6
65 Ejemplos de suma/resta e coma flotate (II) Ejemplo 3: úmero egatvo más úmero postvo (sgfcate): -.5d x d x 68 = -.b x b x 68 El operado postvo es = -.b x b x 89 sgfcate comparado = -.b x 89 co el egatvo = -.5d x 89 = -.5d x (89-64) = e7 Ejemplo 4: úmero postvo más úmero egatvo: +.5 x x 63 = +.b x b x 63 = +.b x b x 64 = +.b x 64 = +.b x 6 = +.5 x (6-64) = +.5 x -3 =.65d Tema 3: Dseño de Subsstemas rtmétcos 7 Sumador/Restador e coma flotate Expoetes Matsas Regstros de desplazameto de las matsas Sumador/restador Sgo de salda Se ajusta el resultado de forma que la matsa tega MSB = Tema 3: Dseño de Subsstemas rtmétcos 8
66 3.6.3 Multplcacó e coma flotate 9 Multplcacó e coma flotate El proceso de multplcacó e coma flotate volucra los sguetes pasos: Paso : Se multplca las matsas co u multplcador covecoal Paso : Se suma los expoetes y se resta el offset del resultado: (E- (-) ) + (EB- (-) ) = E+EB - x (-) (E+EB - x (-) ) - (-) = E+EB - (-) Paso 3: El sgo del resultado se obtee co la operacó XNOR etre el sgo de úmero (S) y el sgo del úmero B (SB) Paso 4: S es ecesaro se ajusta el resultado para que la matsa tega MSB= Tema 3: Dseño de Subsstemas rtmétcos 3
67 Ejemplo de multplcacó e coma flotate Multplcacó de y Tema 3: Dseño de Subsstemas rtmétcos 3 Esquema de multplcador e coma flotate Tema 3: Dseño de Subsstemas rtmétcos 3
68 Deteccó de errores e coma flotate Errores habtuales e operacoes e coma flotate: Overflow: cuado el valor del expoete sobrepasa el úmero de bts dspobles. Por ejemplo, para 7 bts de expoete se tee overflow cuado el expoete es mayor de 63. Uderflow: cuado el valor del expoete está por debajo del valor mímo. Por ejemplo, para 7 bts de expoete se tee uderflow cuado el expoete es meor de -64. Tema 3: Dseño de Subsstemas rtmétcos Fucoes especales 34
69 3.7. Multplcacó por ua costate 35 lgortmo Dempster-Macleod Permte dseñar u multplcador medate u úmero mímo de sumadores/restadores 5 = (7)x(5) = Ejemplo: multplcacó por 5 ( 3 )x( 4 ) 5 = = Tema 3: Dseño de Subsstemas rtmétcos 36
70 3.7. Raíz cuadrada 37 Extractor de raíz cuadrada 8 bts co lógca combacoal p c d' ' d p' c' d =d p =p If p= (add) = d c c =d+c+cd If p= (subtract) = /d c c =/d+c/d+c x x x Q 7 Tema 3: Dseño de Subsstemas rtmétcos 38 x 3 x 4 x 5 x 6 x 7 x 8 x 9 Q 6 Q 5 Q 4 Q 3 Q Q Q
71 Extractor de raíz cuadrada 8 bts basado e LUT Se almacea e ua LUT mplemetada medate memora RM los valores de la raíz cuadrada La velocdad de calculo se cremeta cosderablemete ya que equvale al tempo de acceso de la memora RM La memora RM de las FPG s de Xlx permte mplemetar co LUT este tpo de fucoes artmétcas El operado se troduce por las etradas de dreccoes Bloque memora RM 4k RM... 8 CK Tema 3: Dseño de Subsstemas rtmétcos 39 D... D7 El valor de la raíz cuadrada se obtee por la salda de datos Cuadrado de u úmero: X 4
72 lgortmo de X Sere-Sere Medate u cálculo teratvo se puede extraer el valor de X El algortmo es u caso partcular del multplcador Sere-Sere, pero utlzado u hardware smplfcado El resultado correcto se obtee después de N teracoes Q = Q = x : etrada X : etrada lgortmo de cálculo de X ( Q + x X + x ) ( Q + x X ) actual N ateror N para para N < N Tema 3: Dseño de Subsstemas rtmétcos 4 Célula básca del algortmo X Etradas de datos sere, LSB prmero Básculas D Salda sere del resultado (LSB prmero) Tema 3: Dseño de Subsstemas rtmétcos 4
73 Multplcador X Se ecesta N- células báscas para obteer el cuadrado de u úmero de N bts El resultado se obtee después de N cclos de reloj Durate los N prmeros cclos se troduce el operado (LSB prmero) por la etrada sere Durate el resto de cclos se troduce ceros (º postvos) o se extede el sgo (º c.a.) Etradas de cotrol del elevador al cuadrado: - FrsBt: Se poe a vel alto durate el prmer cclo de señal de reloj - LastBt: Se poe a durate el cclo que precede a la sguete multplcacó Tema 3: Dseño de Subsstemas rtmétcos Multplcacó de complejos 44
74 Multplcacó de complejos La multplcacó de úmeros complejos vee dada por: (a + jb)(c + jd) = (ac-bd) + j(ad + bc) Parte Real = ac-bd Parte Imagara = ad+bc Tema 3: Dseño de Subsstemas rtmétcos Bloques artmétcos e FPG s 46
75 3.8. Multplcadores de la famla Sparta-3 47 Característcas geerales La famla Sparta-3 dspoe de multplcadores 8x8 bts (c.a.) tegrados Prestacoes: Realza el producto co y s sgo (7x7 bts usged) Se puede coectar e cascada o co CLB s para realzar fucoes complejas Puede realzar fucoes adcoales: desplazameto, geeracó de valor absoluto, geeracó del complemeto a de u úmero, etc... Multplcador Combacoal Multplcador co regstro Tema 3: Dseño de Subsstemas rtmétcos 48
76 Multplcacó expadda Es posble multplcar úmeros mayores de 8 bts descompoedo el producto e procesos más smples Ejemplo: producto x 6 bts co sgo Extesó de sgo Resultado 4 LSB bts (s sgo) co sgo 4 LSB bts Tema 3: Dseño de Subsstemas rtmétcos 49 Dos productos e u Multplcador Es posble realzar dos multplcacoes de dos úmeros pequeños co u solo multplcador sempre y cuado o se solape los resultados Tamaños permtdos para los operados Ejemplo: producto de 6 bts co sgo (_6S x B_6S) y 5 bts s sgo (_5U x B_5U) Resultado _6S x B_6S Resultado _5U x B_5U Tema 3: Dseño de Subsstemas rtmétcos 5
77 plcacoes alteratvas: desplazameto U multplcador se puede utlzar para desplazar u operado de a 6 poscoes multplcado por Dos tpos de desplazameto: Lógco el bt de mayor peso del dato a desplazar es cero (postvo) los bts de mayor peso del resultado so cero rtmétco se extede el bt de sgo del dato a desplazar los bts de mayor peso del resultado tee el sgo del dato desplazado Tema 3: Dseño de Subsstemas rtmétcos 5 plcacoes alteratvas: valor absoluto Para calcular el valor absoluto de u úmero se multplca por s es postvo y por s es egatvo E c.a.: postvo egatvo ±Operado + ó - Operado Tema 3: Dseño de Subsstemas rtmétcos 5
78 plcacoes alteratvas: geeracó c.a. Para geerar el c.a. de u operado se multplca por u úmero de s de la msma logtud que el operado ±Operado ( bts) s ( bts) c.a. Operado ( bts LSB) Tema 3: Dseño de Subsstemas rtmétcos 53 plcacoes alteratvas: producto de complejos, producto e coma flotate Producto de dos úmeros complejos: (a+b) (c+d) = ac-bd +(ad+cb) Se puede solucoar co tres productos reales: ac, bd y (a+b)(c+d) Parte real del resultado: ac-bd Parte magara del resultado: (a+b)(c+d)-ac-bd = ad+cb Se puede mplemetar u multplcador e coma flotate de 3 bts co 4 multplcadores y alguos CLB Tema 3: Dseño de Subsstemas rtmétcos 54
79 3.8. XtremeDSP de la famla Vrtex-4: DSP48 55 Característcas geerales La famla Vrtex-4 dspoe de 3 a 9 elemetos de procesado dgtal de señal deomados XtremeDSP Cada XtremeDSP corpora DSP48 slces que puede realzar múltples fucoes: Multplcacó Multplcacó y acumulacó (MCC) Multplcacó y suma Sumador de tres etradas Comparador Tema 3: Dseño de Subsstemas rtmétcos 56
80 Esquema geeral Dato 36 bts: [36:8]-B[7:] Multplcador de 8x8 bts Sumador/restador 48 bts Iput (8 bts) Iput B (8 bts) Iput C (48 bts) Desplazameto 7 bts a la derecha co extesó de sgo Salda P Tema 3: Dseño de Subsstemas rtmétcos 57 Modelo smplfcado Seleccoa las etradas de los multplexores X, Y y Z Salda cuado o se utlza el multplcador: Salda cuado se utlza el multplcador: Cotrola el sumador/restador Tema 3: Dseño de Subsstemas rtmétcos 58
81 plcacoes: producto 35x8 bts c.a. (I) U slce puede realzar múltples operacoes parcales durate sucesvos perodos de reloj que combadas de lugar a operacoes complejas Ejemplo: Producto 35x8 bts = [34:] x B[7:] e dos cclos de reloj se descompoe e dos úmeros: uo egatvo U = [34:7] y otro postvo L =,[6:] U = [34:7] L =,[6:] x B[7:] Cclo clock Ext. sgo L x B = 35 bts Cclo clock U x B = 35 bts 7 bts shft P[5:7] P[6:] Cclo clock Tema 3: Dseño de Subsstemas rtmétcos 59 plcacoes: producto 35x8 bts c.a. (II) Cclo clock E el prmer cclo de reloj se realza el producto parcal P = (,[6:]) x B[7:] OPMODE: Multplcacó Se toma los 7 LSB del resultado parcal Tema 3: Dseño de Subsstemas rtmétcos 6
82 plcacoes: producto 35x8 bts c.a. (III) Cclo clock E el segudo cclo de reloj se realza el producto parcal P = [34:7] x B[7:] OPMODE: 7-bts Shft P y Multplcacó co suma Los 36 LSB del resultado so P[5:7] Tema 3: Dseño de Subsstemas rtmétcos 6 plcacoes: producto 35x35 bts c.a. (I) Ejemplo: 35x35 bts [34:] x B[34:]=P[69:] e cuatro cclos de reloj se descompoe e dos úmeros: uo egatvo U = [34:7] y otro postvo L =,[6:] B se descompoe e dos úmeros: uo egatvo B U = B[34:7] y otro postvo B L =,B[6:] Cclo clock Cclo clock 3 Cclo clock 4 Cclo clock Tema 3: Dseño de Subsstemas rtmétcos 6
83 plcacoes: producto 35x35 bts c.a. (II) Cclo clock Se realza el producto parcal P =,[6:] x,b[6:] OPMODE: Multplcacó Se toma los 7 LSB del resultado parcal Tema 3: Dseño de Subsstemas rtmétcos 63 plcacoes: producto 35x35 bts c.a. (III) Cclo clock Se realza el producto parcal P = [34:7] x,b[6:] OPMODE: 7-bts Shft P y Multplcacó co suma Tema 3: Dseño de Subsstemas rtmétcos 64
84 plcacoes: producto 35x35 bts c.a. (IV) 3 Cclo clock Se realza el producto parcal P =,[6:] x B[34:7] OPMODE: Multplcacó co suma Se toma los 7 LSB del resultado parcal que se correspode co P[33:7] Tema 3: Dseño de Subsstemas rtmétcos 65 plcacoes: producto 35x35 bts c.a. (V) 4 Cclo clock Se realza el producto parcal P = [34:7] x B[34:7] OPMODE: 7-bts Shft P y Multplcacó co suma Se toma los 36 LSB del resultado parcal que se correspode co P[69:34] Tema 3: Dseño de Subsstemas rtmétcos 66
85 plcacoes: producto 35x8 bts c.a. full ppeled Muchas aplcacoes DSP requere alta velocdad de proceso Combado varos DSP48 slce se puede realzar operacoes ppeled Ppeled co cada perodo de reloj se obtee u uevo resultado Ejemplo: 35x8 bts = [34:] x B[7:] Resultado Tema 3: Dseño de Subsstemas rtmétcos 67 plcacoes: producto 35x35 bts c.a. full ppeled Resultado Combado 4 slces se obtee u multplcador 35x35 bts ppeled Tema 3: Dseño de Subsstemas rtmétcos 68
86 Otras fucoes matemátcas báscas Co u DSP48 slce se puede realzar muchas fucoes matemátcas báscas como: Sumar/restar cumulacó MC: multplcacó mas suma Multplexado Regstro de desplazameto Cotador Multplcador/dvsor Raz cuadrada Tema 3: Dseño de Subsstemas rtmétcos XtremeDSP de la famla Vrtex-5: DSP48E 7
87 Característcas geerales La famla Vrtex-5 dspoe de 3 a 9 elemetos DSP deomados DSP48E que puede realzar múltples fucoes: Multplcacó Multplcacó y acumulacó (MCC) Sumador de tres etradas Comparador Fucoes lógcas Deteccó de patroes Colocado e cascada múltples DSP48E se puede geerar fucoes matemátcas complejas, fltros dgtales, etc s teer que utlzar recursos geerales de la FPG Tema 3: Dseño de Subsstemas rtmétcos 7 Esquema geeral Dato 48 bts: [47:8]-B[7:] Multplcador de 5 x 8 bts LU: +, -, udad lógca 48bts Iput B (8 bts) Iput (3 bts) Iput C (48 bts) 5 bts LSB Detector de patroes Tema 3: Dseño de Subsstemas rtmétcos 7
88 Bblografía (I) Erest Jamro, Kazmerz Watr, Costat Coeffcet Covoluto Implemeted FPGs, Proceedgs of the Euromcro Symposum o Dgtal System Desg (DSD ) Keshab K. Parh, Systematc pproach for Desg of Dgt-Seral Sgal Processg rchtectures, IEEE Trasactos o Crcuts ad Systems, Vol. 38, o. 4, pp , prl 99. Paolo Iee ad Marc. Vredaz, Bt-Seral Multplers ad Squarers, IEEE Trasactos o Computers, Vol. 43, o., pp , Dec. 94. Rchard Hartley ad Peter Corbett, Dgt-Seral Processg Techques, IEEE Trasactos o Crcuts ad Systems, Vol. 37, o. 6, pp , Jue 99. Lug Dadda, O Seral-Iput Multplers for Two s Complemet Numbers, IEEE Trasactos o Computers, Vol. 38, o. 9, pp , Sep. 89. Fumor Kobayash, Taro Tsujo, ad Hrokazu Satoh, Effcet FPG Implemetato of Multpler-dder, Quotet-Remader pproach, IEEE, pp. 7-3, 998. Tema 3: Dseño de Subsstemas rtmétcos 73 Bblografía (II) Javer Valls ad Eduardo Boemo, Effcet FPG-Implemetato of Two s Complemet Dgt-Seral/Parallel Multplers, IEEE Trasactos o Crcuts ad Systems II: alog ad Dgtal Sgal Processg, Vol. 5, o. 6, pp. 37-3, Jue 3. Jer M Jou, Sha Rog Kuag, ad Re Der Che, Desg of Low-Error Fxed- Wdth Multplers for DSP pplcatos, IEEE Trasactos o Crcuts ad Systems II: alog ad Dgtal Sgal Processg, Vol. 5, o. 6, pp , Jue 999. R. H. Turer, T. Courtey ad R. Woods, Implemetato of Fxed DSP Fuctos Usg the Reduced Coeffcet Multpler, IEEE, pp ,. Ray draka, Survey of CORDIC lgorthms for FPG Based Computers J. C. Majtha, cellular array for the orestorg extracto of square roots, IEEE Trasactos o Computers, Vol. C-, pp , Dec. 7. M.. shour, H. I. Saleh, FPG mplemetato gude for some dfferet types of seral-parallel multpler structures, Mcroelectrocs Joural 3, pp. 6-68,. Tema 3: Dseño de Subsstemas rtmétcos 74
89 Bblografía (III) S. Suder, F. El-Gubaly,. toou, Two s-complemet fast seral-parallel multpler, IEE Proc.-Crcuts Devces Syst., Vol. 4, o, pp. 4-44, Feb K. daos, G. lexou, N. Kaopoulos, Developmet of reusable seral FIR flters wth reprogrammable coeffcets desged for seral dataflow archtectures, IEEE. Lelad B. Jackso, James F. Kaser, Hery S. McDoald, pproach to the Implemetato of Dgtal Flters, IEEE Tras. o udo ad Electroacoustcs, Vol. U-6, o 3, pp. 43-4, Sep P. Larsso-Edefors, W. P. Marae, Most-sgfcat-bt-frst seral/parallel multplers, IEE Proc.-Crcuts Devces Syst., Vol. 45, o 4, pp , ug Kamal Z. Pekmestz, Multplexer-Based rray Multplers, IEEE Tras. O Computers, Vol. 48, o, pp. 5-3, Ja Tema 3: Dseño de Subsstemas rtmétcos 75 Bblografía (IV) pplcato Note: Sychroous Dvders ctel FPGs pplcato Note: Implemetg Multplers wth ctel FPGs pplcato Note: Desgg FIR Flters wth ctel FPGs ltera Corporato, Usg Soft Multplers wth Stratx ad Stratx GX Devces, Stratx Devce Hadbook, Volume, Cap 9, 3. N53: Implemetg Multplers Flex K Devces PIB: Implemetg Logc wth the Embedder rray Flex K Devces FS: Floatg-Pot dder-subtractor FS4: Floatg-Pot Multpler Tema 3: Dseño de Subsstemas rtmétcos 76
90 Bblografía (V) XPP: dders, Subtracters ad ccumulators XC3 DSPX5DEV: Gregory R. Gosl, Usg Xlx FPG s to Desg Custom Sgal Processg Devces XPP54: Costat Coeffcet Multplers for the XC4E XPP8: Estmatg the Performace of XC4E dders ad Couters DS99: Sparta-3 FPG Famly: Complete Data Sheet XPP467: Usg Embedded Multplers Sparta-3 FPGs GS93: XtremeDSP for Vrtex-4 FPGs User Gude Tema 3: Dseño de Subsstemas rtmétcos 77 Bblografía (VI) pplcato Note: FPG-based FIR Flter Usg Br-Seral Dgtal Sgal Processg pplcato Note: Implemetg Bt-Seral Dgtal Flters T6 FPGs N84: dder ad Subtractor Macros Usg Lattce Desg Tools Tema 3: Dseño de Subsstemas rtmétcos 78
91 Bblografía (VII) PPNOTE53: Wa-Leg Lm, QuckDSP Complex Multpler Tema 3: Dseño de Subsstemas rtmétcos 79
LOS NÚMEROS COMPLEJOS
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. alcular el motate que obtedremos al captalzar 5. euros al 5% durate días (año cvl y comercal). Solucó: 5., euros (cvl); 5.,5 euros (comercal). 5. o ' 5,5 5,8 5,5 ' 5. 5.,5) 5,5) 5., 5.,5. alcular el
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7 ELEMETOS DE MUESTREO COTEIDOS: OBJETIVOS: 7.. Muestreo aleatoro smple. 7. Muestreo aleatoro estratfcado. 7.3 Muestreo aleatoro de coglomerados. 7.4 Estmacó del tamaño poblacoal. Determar el dseño de
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