Control adaptativo implantado en un micro- PLC

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1 48 IMPULSO, REVISTA DE ELECTRÓNICA, ELÉCTRICA Y SISTEMAS COMPUTACIONALES Control adaptativo iplantado en n iro- PLC Javier Pérez Raírez, José Manel Capoy Salgero, Brno Alfredo Gaxiola Soto Resen El presente artílo expone oo iplantar n ontrol adaptable, basado en n odelo de referenia, en n iro-plc de la failia S7 de Sieens. La iportania de este trabajo radia en diseñar ontroladores ás poderosos e iplantarlos en n dispositivo oerial qe sea del doinio de la ayoría de los ingenieros qe trabajan en la indstria. En este aso el dispositivo qe ás se presta, por s failidad de prograaión, la aritétia en pnto flotante, y s extensa tilizaión en la indstria, es el PLC. Se presenta de na anera detallada, senilla y lara la fora de diseñar el ontrolador sando la regla del MIT y tabién se desribe on todo detalle la prograaión en el PLC. En este aso el diseño del ontrolador se aplia a n otor de CD oo proeso y finalente sobre esta apliaión se presentan las prebas y los resltados obtenidos. Palabras lave Adaptativo, ontrol, PLC, regla MIT M I INTRODUCCIÓN odelo de referenia Un esqea iportante de ontrol adaptable es el sistea adaptable basado en n odelo de referenia (MRAS, odel-referene adaptive syste). En este esqea de ontrol el fnionaiento deseado se espeifia ediante n odelo y los paráetros del ontrolador se ajstan basados en el error, el al es la diferenia entre la salida del sistea en lazo errado y el odelo, ver figra 3. El eaniso para el ajste de los paráetros se pede haer de dos aneras: sando n étodo de gradiente o ediante la apliaión de la teoría de estabilidad. En este artílo se hae so del étodo de gradiente sando la regla del MIT [1]. La regla del MIT La regla del MIT es el enfoqe original para el ontrol adaptable basado en el odelo de referenia. El nobre se deriva del heho de qe fe desarrollado en el Laboratorio de instrentaión (ahora the Draper Laboratory) en el Massahssets Institte of Tehnology. Considérese n sistea de lazo errado en el al el ontrolador tiene n paráetro ajstable θ. La respesta deseada en lazo errado se espeifia ediante n odelo qe tiene la salida y. Sea e el error entre la salida y del sistea de lazo errado y la salida y del odelo. Una posibilidad es ajstar los paráetros de na anera tal qe se iniie na fnión de osto, eaión 1. 1 J ( ) = e θ (1) Para iniizar J es razonable abiar los paráetros en la direión del gradiente negativo de J, oo se estra en la eaión, la al es onoida oo la regla del MIT. dθ J e e dt θ θ La eaión aplia tabién ando hay varios paráetros para ajstar, de aqí qe el síbolo θ debe ser interpretado oo n vetor y e / θ oo el gradiente del error on respeto a los paráetros. Apliaión de la regla de MIT para n sistea on variaión en la ganania En este aso asios qe el proeso es lineal on na fnión de transferenia G(s), donde G(s) es onoida y es n paráetro desonoido. El problea de diseño onsiste en enontrar n ontrolador qe inlya n sistea on la fnión de transferenia G (s)= G(s), donde es na onstante dada. Para oenzar veos qe para na señal de entrada, la planta G(s) nos entrega na señal y. Tabién para na entrada el odelo de referenia G(s) nos entrega na salida y, figra 1. G(s) y () Planta Mansrito reibido el 16 de agosto del 5. Este trabajo es respaldado por iplso, revista de eletrónia, elétria y sisteas optaionales. Javier Pérez Raírez en la atalidad labora oo profesor de tiepo opleto en Tenológio de Sonora Ave. Antonio Caso S/N Col. Villa ITSON; Cidad Obregón, Sonora, Méxio; C.P. 8513; (e-ail jperez@itson.x) José Manel Capoy Salgero atalente es Diretor Aadéio de la División de Ingeniería y Tenología del Institto Tenológio de Sonora, 5 de Febrero 818 sr, Cd. Obregón, Sonora Méxio. G(s) y Modelo de referenia Fig. 1. Planta y odelo de referenia.

2 IMPULSO, REVISTA DE ELECTRÓNICA, ELÉCTRICA Y SISTEMAS COMPUTACIONALES 49 Se desea qe la planta siga al odelo de referenia, es deir; el error e=y-y debe ser ero. Si y = y ) G( = G( p = y oo es el paráetro qe está variando podeos elegir θ, para poder apliar la regla de MIT, eaión. = / De esta anera podeos dejar el error en fnión de θ, oo se estra en la eaión 3. e = y y e = G( θ De aqí enontraos qe: = G( G( G( e = G( = θ y donde p=d/dt. Con esto ya teneos todos los eleentos para tilizar la regla del MIT. (3) e y Fig.. Esqea del ontrolador. Π G(s) -γ/s Controlador y Modelo de referenia θ -γ/s Controlador G(s) Planta Fig. 3. Esqea opleto del diseño de n ontrolador basado en el odelo de referenia. y Π θ e _ + Σ dθ e ' e = ( γ ' ) ye ye dt θ donde se ha elegido γ ' / ) ( γ =. (4) Si apliaos la transforada de Laplae a la eaión 4, se obtiene la eaión 5. Esta eaión se representa en el esqea de la figra. γ θ = ye (5) s Finalente on ayda de las eaiones 3 y 5 y on las figras 1 y se onstrye el diagraa de ontrol adaptable basado en el odelo de referenia, figra 3. II. DESCRIPCIÓN DEL SISTEMA Planta o proeso Para la planta o proeso se tilizó el eqipo de experientaión de ontrol de veloidad RC-1 de Qanser Conslting. Consiste de n otor de CD eqipado on n taóetro. Tabién ontiene na fente de poder de +/- 1 Vd, na tableta de experientaión, n aplifiador de potenia y n resistor sensible a la orriente. El eqipo se sa para estdiar y diseñar sisteas de ontrol de veloidad para otores de CD, figra 4. Fig. 4. Eqipo de experientaión para ontrol de veloidad de n otor de CD. Controlador El ontrolador se iplantó en n PLC odelo S7- on CPU 4 de la ara Sieens. Tabién se tilizaron: n ódlo analógio, de 4 entradas y 1 salida analógia, EM35 y n odlo analógio, de salidas, EM3. Se tilizaron dos entradas analógias: na para la referenia y otra para ingresar al ontrolador la salida de la planta. Tabién se tilizaron dos salidas analógias: na para la salida del ontrolador y la otra para ostrar la salida del odelo y. Tanto las entradas oo las salidas se onfigraron para qe trabajaran oo señales bipolares de +/- 1 V.

3 5 IMPULSO, REVISTA DE ELECTRÓNICA, ELÉCTRICA Y SISTEMAS COMPUTACIONALES III DESARROLLO Deterinaión del odelo de la planta Salida del taóetro en Volts Modelo Estátio Es iportante onoer el odelo estátio ya qe en estado estable nos interesa saber qe salida debeos esperar de aerdo a la entrada qe se introdza a la planta. Por otro lado tabién nos die en qe intervalo de voltajes de entrada la planta es lineal. Para obtener el odelo estátio de la planta, la entrada se alientó on na serie de voltajes a intervalos de reglares de.5 Volts y se esperó, a qe se estabilizará, los resltados se presentan en la gráfia de la figra 5. Con estos datos, debido a qe el proeso se oporta de anera lineal, se obtvo la eaión de la reta por edio de eaión: y = x + b Donde: y = Voltaje de salida del taóetro. = Pendiente de la reta o ganania. x = Voltaje de entrada al otor de CD. b = Offset de la planta Entrada al otor de CD en Volts Fig. 5. Modelo estátio del proeso. Toando dos pntos extreos de la reta: y - y = = =.4741 x - x De aqí se obtiene la eaión de la reta: y =.4741x -.61 A partir de este odelo se pede ver qe la referenia se pede over de ero a 4.5 Volt sin probleas de satrar el atador y overnos on libertad de a 1 Volts a la entrada de la planta. Modelo Dináio Para la obtenión del odelo dináio, se tilizó n osilosopio digital Tetronix []. Se alientó la planta on n esalón de 7.4V p-p. La respesta se estra en la figra 6. A partir de esta respesta obteneos el odelo del sistea ostrado en la eaión 6, [3]..443 G ( s) = (6).15s + 1 Fig. 6. Respesta al esalón del proeso (otor de CD). Para poder validar el odelo se tilizó la transforada Z para n tiepo de estreo T= seg y posteriorente se obtvo la eaión en diferenias, eaión 7. Y ( s).443/.15 G ( s) = = UC ( s) s + 1/.15 Para digitalizar el sistea tilizaos el étodo de igalaión polo-ero odifiado [4]. Y z.443/.15 G = = UC z + 1/.15 Para deterinar la haeos qe G (s)= G (z) ando s tiende a ero y z tiende a no. Y 1 T. 15 = ( 1 e ).15 Y( z).553 = U z C =.553U + Y.875z C -1 1 y ( t) =.553 ( t) +.875y ( t 1) (7)

4 IMPULSO, REVISTA DE ELECTRÓNICA, ELÉCTRICA Y SISTEMAS COMPUTACIONALES 51 Fig. 9. Respestas al esalón del otor de CD y del odelo realizado en el PLC. Fig. 7. Prograa del odelo en el PLC S7- de Sieens Fig. 8. Respesta al esalón del odelo. Este odelo realizado en el PLC [5] se estra en la figra 7. Esta figra solo presenta la rtina de interrpión teporizada qe es la qe hae todo el odelo. Sin ebargo, el prograa prinipal solo onsiste en habilitar diha interrpión e iniializar on ero a y (t-1). Una vez realizado el odelo en el PLC se verifió s ben desepeño on la respesta al esalón qe se presenta en la figra 8. En la figra 9 presentaos tanto la respesta del odelo realizado en el PLC oo la respesta del otor de CD. Hasta este pnto ya se tiene lo neesario para iplantar el esqea de ontrol adaptable ostrado en la figra 3. Solo falta onvertir la eaión 5 a s orrespondiente eaión en diferenias para qe peda ser odifiado en el PLC. γ θ ( s) = ye s θ θ z 1 ( y e)( z) Fig. 1. Realizaión del sistea de ontrol adaptable en n prograa de PLC. Ahora on ayda de la figra 3 y de las eaiones 7 y 8 podeos realizar el sistea de ontrol adaptable en el PLC. Para esto se toó n periodo de estreo de 3 seg y na gaa de 1-9, el prograa se estra en la figra 1. El prograa prinipal solo onsistió en habilitar na interrpión teporizada e iniializar las variables a ero oo son y(t-1)= y θ(t-1)=. IV RESULTADOS Una vez realizado el esqea de ontrol se hiieron diferentes prebas para poder observar s desepeño. Para las prebas qe se presentan se tilizó na gaa de 1-9. θ ( ye)( z) + θ z 1 θ ( t) ( ye)( t) + θ ( t 1) (8)

5 5 IMPULSO, REVISTA DE ELECTRÓNICA, ELÉCTRICA Y SISTEMAS COMPUTACIONALES Fig. 11. Gráfia oparativa de la respesta al esalón entre el odelo y el otor de CD para =. Fig. 13. Coparaión de la respesta a na exitaión senoidal entre el odelo y el otor de CD para =. Fig. 1. Gráfia oparativa de la respesta al esalón entre el odelo y el otor de CD para =. Se hiieron dos grpos de prebas: n grpo onsistío en grafiar el transitorio de la respesta al esalón, para ello se tilizó n nivel de CD de 5 V; el otro grpo onsistio en grafiar la respesta transitoria para na entrada senoidal de.8vp-p a 5Hz. La priera preba onsiste en introdir n esalón ando la ganaia de la planta es igal a la del odelo. Donde veos qe tarda algnas deenas de ilisegndos para alanzar a la salida del odelo, figra 11. La segnda preba tabién es la respesta al iso esalón pero ahora la de planta ha sido abiada aoplando n aplifiador operaional en onfigraión no inversora de tal anera qe =. En la figra 1 se estra la gráfia de la respesta donde se nota qe responde ás rápido qe la preba anterior pero presenta n sobreiplso ayor. La sigiente preba presenta la respesta transitoria a na entrada senoidal ando la ganania de la planta es igal a la ganania del odelo. Coo podeos observar en la figra 13 la planta tarda dos ilos en alanzar la planta edeas de qe presenta ierta distorsión en el pio de la señal lo al no presenta ningún inonveniente. Fig. 14. Coparaión de la respesta al esalón entre el odelo y el otor de CD para =. La últia preba es la respesta transitoria a la señal senoidal de la preba anterior solo qe ahora la planta tiene na ganania del doble de la ganania del odelo. En la figra 14 se observa diha respesta en la qe se nota la planta alanza al odelo en el prier ilo an ando presenta n poo de distorsión en los valores pio positivos. V CONCLUSIONES En aqellos proesos en los qe teneos sisteas variantes en el tiepo el ontrol adaptable reslta ser na herraienta y bena; sin ebargo, estos algoritos de ontrol has vees peden pareernos y oplejos y difíiles ipleentar. En este trabajo podeos ver qe el algorito de ontrol basado en le odelo referenia se realizó en nas antas líneas de n prograa de PLC, obteniendo n y ben desepeño al abio de ganania de la planta. Por otro lado, ya existen ontroladores adaptables en el erado, este trabajo da na opión de y bajo osto ya qe onsiste en tilizar tenología existente (PLC) y del doinio de na gran ayoría de ingenieros en la indstria. Tabién existen liitantes, na de ellas qe es y iportante realar es qe entre ás líneas de ódigo el tiepo de estreo tiende a reer y por lo tanto el desepeño del ontrolador rediría. Sin ebargo, esto se

6 IMPULSO, REVISTA DE ELECTRÓNICA, ELÉCTRICA Y SISTEMAS COMPUTACIONALES 53 pede arreglar si tiliza n PLC on ayor veloidad de proesaiento. En este aso se tilizó n iro-plc y an así los resltados feron satisfatorios. REFERENCIAS [1] Aströ, Karl J.; Wittenar, Björn; Adaptive Control; Seond Edition. Addison-Wesley pblishing Co.; 1995 [] TEKTRONIX, osilosopio de alaenaiento digital de las series TDS1 y TDS, anal de sario. [3] Ogata, Katshio; Ingeniería de Control Moderna; Terera ediión. Prentie Hall; [4] Franlin Gene F., Powell J. David; Control de sisteas dináios on retroalienión; Addison-Wesley Iberoaeriana; E.U.A; [5] SIEMENS, S7- prograable ontroller ser s anal. Javier Pérez Raírez, obtvo el títlo de Li. en eletrónia en la Universidad Atónoa de Pebla en 1996, el grado de Maestro en Cienias en Ing. Eletrónia en el Centro Naional de Investigaión y Desarrollo Tenológio, en Cernavaa Morelos, en el, del a la feha labora oo profesor de tiepo opleto en el Institto Tenológio de Sonora. José Manel Capoy Salgero, obtvo el grado de aestro en ienias optaionales en el Institto Tenológio de Monterrey en el, y el títlo de Ingeniero en Coniaiones y Eletrónia en el Institto Politénio Naional en 1988, es iebro del onsejo ténio del EGEL de Ingeniería elétria y eletrónia del CENEVAL, atalente es Diretor Aadéio de la División de Ingeniería y Tenología del Institto Tenológio de Sonora donde labora desde 1988.