Convertidor RF-CD para aplicaciones en etiquetas pasivas RFID

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1 Superficies y acío 4(1) 14-19, marzo de 011 Covertidor RF-CD para aplicacioes e etiquetas pasivas RFID J. Martíez-Castillo*, P. J. García-Ramirez, L. García-Gozález, L. Herrera-May, Á. Sauceda-Carvajal, A. Castellaos-Mier Cetro de Ivestigació e Micro y Naotecología, Uiversidad eracruzaa C.P. 9494, eracruz, México Sergio Solís-Bustos Itel Tecología de México, S. A. de C.. (Recibido: 16 de octubre de 010; Aceptado: 11 de febrero de 011) El diseño, fabricació y caracterizació de u circuito covertidor de RF-CD para ua frecuecia de operació a 915 MHz realizado e tecología 0.5 μm CMOS e aplicacioes de TAGs pasivos RFID es presetado. Este diseño se basa e u sistema rectificador-multiplicador de tres etapas implemetado co ua red de trasistores tipo N coectados como diodos y capacitores. El voltaje míimo de etrada requerido para su fucioamieto es de 0.7 co ua respuesta e el tiempo meor a 1 mseg y u voltaje CD geerado de ±1.5. Palabras claves: RFID; TAG pasivo; Covertidor de RF-CD; Rectificador-multiplicador CD The desig, fabricatio ad characterizatio of a RF-DC coverter circuit for operatig at a frequecy of 915 MHz fabricated with a 0.5 µm CMOS techology is preseted; this is iteded applicatios i RFID passive TAGs. The desig is based o a three stages rectifier-multiplier system implemeted with a N-type trasistors etwork coected as diodes as well as capacitors. The miimum iput voltage required for its operatio is 0.7, with a time respose shorter tha 1 msec, ad a DC geerated voltage of ±1.5. Keywords: RFID; Passive TAG; RF-DC coverter; DC rectifier-multiplier 1. Itroducció El estudio y desarrollo de la ciecia es fudametal para satisfacer la costate demada de la sociedad e uevos productos de alta calidad. E este setido, el mejoramieto e el desempeño de los circuitos itegrados depederá fuertemete de los materiales utilizados para la fabricació de los dispositivos y de las líeas de itercoexió. Para el caso de fabricació de dispositivos, se ha utilizado procesos de volume basados e Si-Ge o Si. Hoy e día, uevos procesos de fabricació sobre la superficie de la oblea, tales como, tecologías BiCMOS (BiCMOS- Bipolar Complemetary Metal-Oxide-Semicoductor, por sus siglas e iglés) y CMOS (CMOS-Complemetary Metal-Oxide-Semicoductor, de sus siglas e iglés) basados e silicio ha sido propuestos debido a sus altos iveles de itegració y bajos costos [1]. E este cotexto, las tecologías CMOS submicrométricas y aométricas ha mostrado ua mejora costate e su fucioamieto y redimieto e el rago de alta frecuecia (1-10 GHz) []. Para alcazar estos ragos de operació a ivel dispositivo, es de suma importacia cosiderar el efecto de las líeas de itercoexió etre ellos; existiedo ua fuerte depedecia de los materiales utilizados etre la metalizació y el dieléctrico. Ua metalizació típica utilizada e la tecología CMOS es el alumiio y como dieléctrico el dióxido de silicio. Cosiderado los putos ateriores y tomado e cueta el auge e el diseño de circuitos itegrados basados e tecologías CMOS para aplicacioes e las altas frecuecias, se ha derivado el desarrollo de uevas tedecias de itegració de circuitos e u substrato empleado e el rago de radio frecuecia (RF-Radio Frequecy, por sus siglas e iglés) [3]; auado además que e los procesos CMOS se tiee la posibilidad de combiar el procesamieto de señales aalógicas co las digitales [4]. De los aterior, se ha origiado la creació de sistemas completos y complejos detro de u substrato e silicio (SOC-System O-chip, de sus siglas e iglés) [5]. U ejemplo represetativo so las etiquetas electróicas empleadas e los sistemas de idetificació por radio frecuecia (RFID-Radio Frequecy Idetificatio System, por sus siglas e iglés) [6]. Los sistemas RFID puede utilizarse e diferetes campos de la vida comú y de la igeiería, esto es, cosiderado su empleo detro de ua cadea productiva que va desde la actividad de idetificació de piezas e líea de producció y/o producto termiado hasta su icorporació e los procesos de etrega y cotrol e los putos de veta. Además, este tipo de sistema puede ser automatizado de maera simple y utilizado e la supervisió y verificació de fechas de producció, de salida, de etrega, de vecimieto, de caducidad y costos de productos detro de u proceso. U sistema RFID se compoe, pricipalmete, de dos bloques 14 * jaimartiez@uv.mx

2 Superficies y acío 4(1) 14-19, marzo de 011 R ANT v S R L IN Figura 4. Red de etrada del circuito. Figura 1. Circuito esquemático de u CRFCD. M 1 RF+ etrada RF M o RF- M o M 1 M 3 M C 1 C C 1 C M M 3 Figura. Circuito CRFCD CMOS propuesto. Figura 3. Celda multiplicadora de voltaje [10]. M + M -1 salida(+) C -1 C gd C -1 C salida(-) M -1 M - claves, que so los lectores y las etiquetas electróicas trasmisoras y receptoras (TAGs-Traspoders, de sus siglas e iglés); además de cotar co u sistema de procesamieto de la iformació geerada coteida e ua base de datos detro de ua plataforma de trabajo. Existe dos clases de TAGs, activos y pasivos. E la selecció del TAG, alguas aplicacioes requiere del tipo pasivo. Estas etiquetas pasivas so pequeñas físicamete y de bajo costo debido a que o hace uso de baterías. El TAG pasivo utiliza a la portadora de RF como ua fuete de potecia para eergizarse, es decir, crea su propia fuete de alimetació utilizado las odas electromagéticas icidetes proveietes del sistema lector. Los diodos Schottky ha sido los elemetos utilizados para la realizació de este tipo específico de circuitos debido a sus cualidades de baja resistecia de coducció y capacitacia de uió [7], permitiedo operar a iveles de voltaje más bajos e la señal de etrada de RF, y co ello, icremetado la eficiecia e la coversió de la eergía. Si embargo, debido a sus características de fabricació éstos so geeralmete icompatibles co los circuitos estádar CMOS, por lo que sus aplicacioes se ve sumamete limitadas. Existe alguos procesos de fabricació de los diodos Schottky que so compatibles co la tecología CMOS, pero su costo es sumamete alto y so de difícil adquisició comercial. De igual forma, si los pasos de u proceso de fabricació se altera, el costo de producció aumeta cosiderablemete. Como ua solució a estos icoveietes se propoe el diseño de u circuito covertidor de RF-CD (CRFCD) totalmete itegrado e tecología CMOS. U CRFCD, covierte la etrada de CA de RF e ua salida de CD. El circuito de CA-CD empleado e u TAG pasivo RFID es compuesto de ua red diodo-capacitor [8-9], como se observa e la Fig. 1. E este trabajo se preseta el diseño de u circuito rectificador-multiplicador de voltaje CA-CD CMOS co ua frecuecia de operació de 915 MHz para TAGs pasivos RFID fabricado e tecología CMOS-AMIS de 0.5μm. El circuito es simétrico e cuato a los elemetos que realiza la fució de rectificació y multiplicació de la fase positiva y egativa. Posteriormete, e la secció II se preseta el modelo aalítico para el diseño del CRFCD. La caracterizació experimetal del prototipo se preseta e la secció III. Fialmete, e la secció I se muestra las coclusioes de este trabajo de ivestigació. 15

3 Superficies y acío 4(1) 14-19, marzo de 011. Modelo aalítico del CRFCD El CRFCD propuesto se formo de u rectificadormultiplicador de etapas basado e ua red compuesta de diodos co capacitores. Del esquema de la Fig. 1, la fució diodo es realizada por cada uo de los trasistores NMOS, M 0 M, coectados co los capacitores de etrada y carga, C O y C 1, respectivamete, como se muestra e la Fig.. Cabe mecioar, que todos los trasistores MOS so idéticos así como tambié los capacitores. La red total propuesta se divide e dos bloques a partir del odo de tierra (gd). La parte superior del circuito es la ecargada de rectificar y multiplicar la fase positiva del voltaje de etrada RF ( etradarf = a cosωt, dode a es la amplitud y f=ω/π es la frecuecia), acoplado etre las termiales RF+ y RF- obteido de la coversió de ua señal electromagética a eléctrica realizada por la atea, proporcioado u voltaje de salida de CD positivo defiido como salida(+) ; e el mismo istate, la parte iferior del circuito realiza la misma fució pero para la fase egativa del voltaje de etrada RF etregado u voltaje de salida de CD egativo defiido por salida(-). Por lo tato, se tiee u rectificador-multiplicador completo para ambas fases de la señal de etrada etradarf co la geeració de dos voltajes de salidas, salida(+) y salida(-). Ambos voltajes de salidas tiee coectados u capacitor de carga C L (= C ) referido a tierra lo suficietemete grade para almacear eergía y ser, posteriormete, sumiistrada a otras etapas así como tambié cotribuir e la reducció del voltaje de rizo. Como ua primera cosideració, para el aálisis de diseño de la Fig., se toma e cueta que el voltaje de substrato a fuete, bs, del trasistor NMOS sea aproximadamete cero, por lo que el voltaje de ecedido es T = TH 0.665, dode TH es el voltaje de umbral tomado de la lista de parámetros del proceso de fabricació. Es importate estimar TH dado que es el voltaje míimo requerido para eceder los trasistores M 0 (cofiguració diodo), iiciado el proceso de rectificació-multiplicació de cualquiera de las fases de etradarf. El TH depede del voltaje sumiistrado por la atea así como de las posibles variacioes e los parámetros propios del proceso de fabricació. La eergía recibida por la atea, a ua distacia defiida, iducirá u voltaje que será suficiete para eceder a los trasistores M 0, si embargo, si la distacia es mayor que la logitud determiada, la eergía decrecerá rápidamete por lo que o será posible llevar a efecto el proceso de rectificació. Respecto a las posibles variacioes de proceso que afecta a TH, las cocetracioes de portadores de carga de ambas regioes del diodo así como la temperatura de operació so dos factores que pudiera impactar el desempeño eléctrico del trasistor a través del voltaje de la regió de uió. Para el aálisis de diseño del CRFCD se defiió ua celda base. La técica de diseño se aplica tato para la fase positiva como la egativa para realizar la rectificaciómultiplicació. La celda base rectificadora-multiplicadora Figura 5. Foto del circuito itegrado CRFCD e etapa de caracterizació. Salida CD (volts) SalidaCD (volts) Salida CD (volts) Tiempo (Seg) (a) Tiempo (Seg) (b) Tiempo (Seg) (c) Figura 6. Resultados experimetales del voltaje de salida: (a) fase positiva co la fase egativa, (b) fase positiva y (c) el tiempo de respuesta de la fase positiva. 16

4 Superficies y acío 4(1) 14-19, marzo de 011 de voltaje [10, 11, 1], se muestra e la Fig. 3. Los capacitores de multiplicació C -1 y C se cosidera como dos fuetes de voltaje e CD, -1 y, respectivamete; es u capacitor de acoplamieto que combia la etrada de voltaje etradarf co -1 y además proporcioa la recarga de voltaje ( C0 ) para la siguiete etapa de multiplicació. Se defie a d-1 como la caída de voltaje e el trasistor M -1, d para M y fialmete X como el voltaje e CD e el odo X. Como ua fuete de alimetació costate se tiee que: = = + (1) x 1 d 1 x d dode se cosidera los voltajes d-1 y d iguales al voltaje de ecedido TH. La ecuació (1) represeta ua defiició que se cosidera para obteer el voltaje de salida del circuito debido a que las geometrías de los trasistores so idéticas por lo que teemos a: W W = L L M-1 M (1.1) dode W y L so el acho y el largo de los trasistores M -1 y M, respectivamete. Debido a que las geometrías y el TH de los trasistores M -1 y M que itegra a la celda base CRFCD so iguales se expresa la ecuació siguiete como: ( + ) 1 x = () por lo que se obtiee que la etrada actual para M es C0 + etradarf. Supoiedo que el icremeto e voltaje es la uidad el voltaje Δ se puede defiir como: ( + ) 1 etradarf d;, Δ = +Δ = = + Δ 1 Si agregamos u par de trasistores MOS y capacitores como ua ueva celda multiplicadora de voltaje, el úmero de bloques de la Fig. 3 se escala a dos. Por lo que ahora se cosidera a: (3) = + Δ (4) dode =k+1; k es el úmero ordiario de la celda multiplicativa iicial y es igual a 1,, 3, 4,5 co el mismo cociete W/L e todos los trasistores y cada Δ siedo idético, al iterar se obtiee: = + 4Δ = 6 + 6Δ 4 (5) Fialmete, si =Δ resulta e: = Δ = ( ) (6) etradarf dode es el úmero total de etapas de celdas multiplicadoras del circuito propuesto. La eficiecia de coversió se defie e base a la ecuació presetada por Jari-Pascal Curty [13]: Po( DC) Pp η = = 1 (7) Pi Pi dode P i es la potecia de etrada, P O la potecia de salida y P p represeta las pérdidas de potecia e el CRFCD. Debido a que el sistema opera e alta frecuecia (915 MHz), ua aproximació para el cálculo de la potecia es cosiderar a los capacitores de acoplamieto y multiplicadores e corto circuito, por cosiguiete cada trasistor NMOS puede aproximarse como ua resistecia R c y ua capacitacia e paralelo C p. E la etapa de multiplicació cada trasistor se carga durate el periodo positivo y se descarga e el ciclo egativo de la señal. Las pérdidas de potecia de cada trasistor depede de los periodos de carga y descarga: P = I cargar I descargar (8) pérdidas, mos c + 1 i 1 i = R C Rc R + c Z (8.1) cp R d + Rcω C (8.) 1 1 = i p c A partir de (8.) se puede cocluir que P pérdidas,mos es míimo y η es máximo cuado: 1 Rc = (9) ωc p E la regió de saturació la resistecia R c se defie como: R c 1 gs th = = (10) g I m o Las cosideracioes de potecia so u factor de relevacia a cosiderar por lo que se defie la potecia dispoible e la atea P A como: P = S (11) A A E Ua vez coocido el valor de P A es posible determiar ua ecuació para el valor RMS de voltaje proporcioado por la atea dada por: c 17

5 Superficies y acío 4(1) 14-19, marzo de 011 RMS = P R (1) A ANT La Fig. 4 muestra la relació de potecia y voltaje defiida e la ecuació (1): E base a la Fig. 4, cosiderado que la capacitacia de etrada del circuito esta iductivamete compesada, es posible determiar el voltaje de etrada al sistema, mediate la ecuació: IN RIN = S (13) R + R IN ANT Por lo que la amplitud del voltaje de etrada al circuito CRFCD es defiido por: R (14) IN IN( RMS = P ) A RANT RIN + RANT 3. Resultados de la caracterizació U rectificador-multiplicador MOS co voltajes de salida e CD de ±1.5 para TAGs pasivos RFID fue diseñado y fabricado e tecología AMIS de 0.5µm co doble polisilicio y tres iveles de metal. Los voltajes de ±1.5, geerados e u tiempo meor a 1 mseg, so usados como fuetes de alimetació para polarizar los bloques que compoe y procesa la señal e u TAG pasivo. El prototipo fabricado CRFCD se muestra e la microfotografía de la Fig. 5. La dimesió total del diseño fue de 10 µm x 170 µm y los capacitores tiee ua dimesió de µm x 31 µm, los cuales ocupa la mayor área e el diseño propuesto. Durate el proceso de caracterizació se llevaro a efecto tres diferetes medicioes. Las medicioes fuero realizadas empleado u geerador de señales de RF aalógico Agilet, modelo E440A, u osciloscopio Tektroix, modelo TDS3054B 500 MHz, ua estació de pruebas maual para medicioes a ivel oblea Micromaipulator, cable y puta especiales para altas frecuecias Picoprobe, modelo 40A-GSG-150-P. El chip fue fijado e la plataforma de la estació de pruebas a través de su sistema de vacío. La puta GSG de alta frecuecia fue ubicada y colocada e la etrada del CRFCD, como se observa e la Fig. 5. El cable de alta frecuecia se utilizó para coectar la puta GSG co el geerador de señales. El acoplamieto de impedacias etre la etrada del diseño co el geerador de señales de RF fue a 50 Ω. Las salidas de voltaje CD del rectificadormultiplicador fuero moitoreadas a través del osciloscopio. La caracterizació cosistió e observar y medir los voltajes de salida CD (+,-) así como el tiempo de respuesta del diseño, respectivamete. Ua señal aalógica de RF ( etradarf = a cosωt) a ua frecuecia de 915 MHz co 0.7 de voltaje pico fue aplicada a la etrada del CRFCD. E la Fig. 6, se preseta los tres resultados experimetales obteidos de la caracterizació. E la figura 6(a) se preseta la respuesta del voltaje de salida total ( salida(+) + salida(-) ) del diseño CRFCD debido a la rectificació-multiplicació tato de la fase positiva como la fase egativa. La señal de etrada de RF iyectada fue costate. Este voltaje obteido será utilizado para el caso de que el TAG pasivo tega la capacidad de ser programado. El voltaje de salida CD positivo ( salida(+) ) se muestra e la Fig. 6(b) dode u valor de +1.5 fue obteido. E este caso la señal de etrada iyectada fue ecedida y apagada maualmete e el geerador de señales RF co el fi de observar la geeració del voltaje positivo así como tambié el tiempo de respuesta. E la Fig. 6(c) se preseta la respuesta trasitoria co u tiempo meor a 1 mseg. 4. Coclusioes U circuito CRFCD, que cosiste de u rectificadormultiplicador CA-CD e tecología CMOS fue diseñado y fabricado. El aálisis teórico del diseño, usado la cofiguració diodo de los trasistores MOS, y la etapa de multiplicació co los resultados experimetales obteidos demuestra la factibilidad de la técica empleada para el circuito CRFCD propuesto. Las pricipales vetajas de este diseño so la reducida área de Si del mismo y evitar hacer uso de baterías exteras. De este modo, se reduce cosiderablemete, el costo, el tamaño del dispositivo co la mejora del tiempo de vida y por cosiguiete la portabilidad para aplicacioes pasivas de TAG RFID. Agradecimietos Los autores agradece al cetro de fabricació de semicoductores MOSIS por el chip desarrollado detro del programa académico de ivestigació MEP, al sistema acioal de ivestigadores por los recursos ecoómicos para la ivestigació y al CONACYT dado el apoyo otorgado mediate el proyecto de ivestigació básica deomiado Ivestigació de Circuitos Itegrados para Sistemas de Idetificació por Radio Frecuecia. Referecias [1]. Y. Jato, ad A. Herrera, IEEE Lati America Trasactios, 7, No., Jue 009. []. Ae-Joha Aema, Bram Nauta, Roald va Lagevelde, ad, Has Tuihout, IEEE Joural of Solid-State Circuits, 40, No. 1, Jauary 005. [3]. Thomas H. Lee, The Desig of CMOS Radio-Frequecy Itegrated Circuits, (Cambridge Uiversity Press, Eglad 004). [4]. B. Razavi, Desig of Aalog CMOS Itegrated Circuits, (McGraw-Hill, Ic., 001). [5]. Keeth K. O, Kihog Kim, Bria A. Floyd, Jesal L. Mehta, Hyu Yoo, Chih-Mig Hug, Da Bravo, Timothy O. Dickso, Xiaolig Guo, Ra Li, Narasimha Trichy, Jim Caserta, Waye R. Bomstad, II, Jaso Brach, Dog-Ju Yag, Jose Bohorquez, 18

6 Superficies y acío 4(1) 14-19, marzo de 011 Euyoug Seok, Li Gao, Aravid Sugavaam, J.-J. Li, jie Che, ad J. E. Brewer IEEE Trasactios o Electro Devices, 5, No. 7, July 005. [6]. Ju Yi, Wig-Hug Ki, ad Chi-Yig Tsui, IEEE Trasactios o Circuits ad Systems-I: Regular papers, 54, No. 1, Jauary 007. [7]. Udo Karthaus, ad Marti Fischer, IEEE Joural of Solid- State Circuits, 38, 160 (003). [8]. Beham Jamali, Damith C. Raasighe, ad Peter H. Cole, Escuela de igeieria electrica y electroica, Uiversidad de Adelaide, SA, Australia 005. [9]. Udo Karthaus, ad Marti Fischer, IEEE Joural of Solid- State Circuits, 38, 160 (003). [10]. Yua Yao, Yi Shi, ad Foster. Daí, A Novel Low-Power Iput Idepedet MOS AC/DC Charge Pump, Ist. Of Semicod. Chiese Academy of Scieces, Beijig, Chia, Circuits ad Systems, 005. ISCAS 005. IEEE Iteratioal Symposium. 3-6 may 005.pp vol.1. ISBN INSPEC Accessio Number: Digital Object Idetifier: /ISCAS Posted olie: :17:35.0 [11]. Jorge Alberto Domíguez Olá, Diseño de u Covertidor de RF a DC e Tecología CMOS a.4 GHz para Compoetes TAG RFID Pasivos, Tesis de Liceciatura, Uiversidad eracruzaa, Septiembre 007. [1]. J. Martíez-Castillo, P. J. García-Ramirez, L. Herrera-May, L. García-Gozález y C. Zuñiga-Islas, Rectificador- Multiplicador CMOS para Etiquetas Pasivas RFID, XI Iberchip Workshop, ISBN , Febrero, 008. [13]. Jari-Pascal Curty, Norbert Joehl, Catherie Dehollai, ad Michel J. Declercq, Remotely Powered Addressable UHF RFID Itegrated System, Istituto Tecologico Federal Suizo, Mayo,